Стек слоев и стек ПО, для МПП Опции

[kstk]

При проектировании МПП возникло несколько вопросов относительно стека слоев МПП вплане реализуемости самой МПП. Думаю отталкиваться от примерно таких стеков:
а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;
б)1-TOP, 2-GND, 3-SIGNAL, 4-GND, 5-POWER, 6-GND, 7-SIGNAL, 8-GND, 9-POWER, 10-GND, 11-SIGNAL, 12-GND, 13-SIGNAL, 14-GND, 15-BOTTOM.
(POWER, GND - плэйны по которым, вероятно, может лечь часть проводников). Хотелось бы иметь все внутренние сигнальные слои и слои питания изолированными слоями земли, это связано с требованиями по помехо- и шумо-защищенности.
Вопросы:
1. Понятно, что число слоев нечетно, посему хотелось бы узнать - насколько это реализуемо и каким образом можно довести такой стек до четного числа?
2. Какие толщины слоев возможно выбирать при проетировании стека, как слоев металлизации, так и слоев диэлектрика? Где разместить prepreg, где core? В имеющемся документе duraver_fr4.pdf, скачанном с ncab.ru, указаны минимальные значения толщин слоев диэлектриков - 3mil, у нас же имеется в наличии несколько референсов с использованием толщин 2mil. Насколько возможно использование дробных значений толщин как для толщины диэлектрика, так и толщины слоя металла? Какова должна быть конечная толщина платы(или это не имеет особенного значения)? Толщины слоев имеют значение, т.к. потом по ним будут расчитываться геометрические размеры проводников, удовлетворяющие определенным импедансам. Плата будет вставляться в разъемы PCI и PCI-Express.
3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

[Alexer]

"TOP
GND1
IN1
IN2
PWR1
GND2
IN3
IN4
PWR2
BOTTOM
При этом трассы на слоях INT1-INT2 и INT3-INT4 должны быть ортогональны в местах пересечения"
Данная структура на мой взгляд малоэффективна для плат с большими BGA-корпусами с шагом 1 мм и менее (т.к. при выводе сигналов с внутренних рядов ни о какой ортогональности не может быть и речи), для плат с высокоскоростными интерфейсами, а кроме того зачастую приходится на сигнальных слоях делать локальные плейны питаний, что вызовет изменение волнового сопротивления смежного сигнального слоя. В этом случае более надежным выглядит вариант, когда внутренний сигнальный слой находится между двумя полигонами.
Signal
Ground
Signal
Power
Ground
Signal
Power (Ground)
Signal
Кстати именно такой вариант стекапа рекомендует Altera в своей статье "High-Speed Board Layout Guidelines". Видимо Altera считает, что одного конденсатора в центре платы вполне достаточно. Также встречал подобные рекомендованные стекапы у PEX и других производителей.
Уж не знаю насколько хорошо работают платы с несколькими межслойными конденсаторами, предложенные Jul, но от параллельно идущих проводников на смежных слоях (как я отмечал выше на больших BGA-корпусах этого не избежать, да и например при трассировке DDR-памяти обеспечить ортогональность смежных слоев очень проблематично) ничего хорошего уж точно ждать не приходится.
Я не исключаю стекап например с парой смежных сигнальных слоев, на которых можно было разводить низкоскоростные цепи, но при этом должны быть внутренние слои расположенные между сплошными полигонами для трассировки высокоскоростных цепей. Сделать все сигнальные слои со смежным сигнальным слоем зачастую чревато проблемами с перекрестными помехами.