выводы при загрузке ПЛИС, Состояние выводов изменяется Опции

[Дварфик]

Есть вот такая особенность ПЛИС Фирмы Xilinx Virtex (первый) на 400 вентилей.
Во время загрузки (около секунды) состояние на выходах нулевое. НО в последние 70мкс выводы принимают какое-то странное третье состояние 1.5В (логика 0-3.3). Только после этого происходит поднятие сигнала DONE, сигнализирующего, что загрузка завершена.
Проблема в следующем: сначала ЦАПы принимают уровень на этих выводах за ноль, а последние 70мкс - за единицу. Соответственно у меня громадных размеров всплеск, и убрать его проблематично: VHDL-код в тот момент ещё не работает и впаять на каждый вход ЦАПа резистор затруднительно ((

Облазил и форум и настройки в ISE
Вот доп информация: Внутренний клок (CCLK) равен 4МГц по дефолту, как и всё остальное. Unused IOB pins: Pull Down.

Может кто даст читабельную ссылку по настройкам начального состояния ПЛИС?
Есть вариант не запаивать на все 12 входов ЦАПа подтягивающий резистор, а запаять два-три верхних, то вплеск уменьшится 2-4 раза. ЦАПов на плате их аж два, соответственно вместо 24 будет 6-8 резисторов, или будет резисторная матрица. Но может есть вариант получше?

Сообщение отредактировал Дварфик - Nov 24 2010, 08:09

[Shtirlits]

Кое-что можно попробовать, правда решение для Virtex-II/IIpro. Но мало ли...

http://direct.xilinx.com/support/answers/18277.htm

Insert OBUFEs on the outputs that are transitioning during configuration.
Bring the 3-state control signal of the OBUFE to an external I/O pin.
Ensure that the system drives this pin Low prior to pulsing the PROG pin Low.

Как я понял, природа явления заключается в том, что в выходах активируются PULL-UP резисторы по мере загрузки.
А решение неожиданное - на тех выходах, которые глитчат/глючат предлагается сделать tri-state,
управляющий сигнал вывести наружу и подключить к ножке PROG на плате.

Интересно, этот вывод и его разводка успеет к этому моменту сконфигурироваться?
К сожалению, не знаю в каком порядке что загружается.