PCI Express (жду любых советов) Опции

[Methane]

Есть плата на Arria 2 GX. Кит. На ней был отлажена работа PCIe 4x.

Сделана плата на младшей Arria 2GX. DC/DC передраны с кита. Обвязка передрана с кита. Пата заказана в Китае с контролируемым импедансом, по всем рекомендациям PCI-SIG. На плате стоят 4 оптических трансивера и PCIe 4x.

Все отличие платы от кита в том, что в ките PCIe висит на нулевом и первом GBX (нулевой это 1x и 4x, первый и второй используются чтобы PCIe 8x). Моя плата сделана 4x. Для упрощения разводки,GBX был отдан для оптики, а PCIx был заведен на первый блок трансиверов (в одном блоке есть PLL, ФАПЧ, 4 приёмника, 4 передатчика). В общем что делать не знаю.

Трансиверы через оптику работают сами на себя. Шины PCIe tx, закорачивал на PCIe rx, тоже работает. Свои данные принимает.

У меня идей нет. Есть подозрение что PCIe может работать только с нулевым блоком трансивера. пробросить 2.5 гигабита по плате на миллиметров 30, по воздуху, мне кажется дохлый номер.

[Shtirlits]

Тупые вопросы будут продолжаться.
Приведено отличие только для того, что генерирует визард или это вся разница между дизайнами и остальные сигналы,
например, клок для приложения, идет с тех же ног, что и в ките? Короче, все клоки идут куда надо?

Если 1x, то перекос между лэйнами как бы не должен мешать.

Можно поподробнее, как проверялся обмен с loopback-ом?
Откуда на трансиверы при этом поступал опорный клок?

[Methane]

Тупые вопросы будут продолжаться.
Приведено отличие только для того, что генерирует визард или это вся разница между дизайнами и остальные сигналы,
например, клок для приложения, идет с тех же ног, что и в ките? Короче, все клоки идут куда надо?

Это вообще все сигналы что в системе есть. (специально сделал как можно меньше).

Код

module pcie_example_chaining_top (
                                   // inputs:
                                    pcie_rstn,
                                    refclk,
                                    rx_in0,

                                   // outputs:
                                    tx_out0,
                                 )

Если 1x, то перекос между лэйнами как бы не должен мешать.

Можно поподробнее, как проверялся обмен с loopback-ом?
Откуда на трансиверы при этом поступал опорный клок?

В системе есть генератор с дифф. выходом, который генерит 125 мегагерц. Что клок с PCIe поступает, я проверял делая ему assign на светодиод.

Эти 4 сигнала, просто чтобы сузить сферу поиска глюка. На самом деле там сигналов гораздо больше. Просто не работает даже минимальный проект, который должен хотя бы распознаться BIOSом.

Перекос между ланами не должен мешать в принципе. Именно для этого PCIe и создавался. Чтобы ланы можно было разной длинны делать.

[Cordroy]

В системе есть генератор с дифф. выходом, который генерит 125 мегагерц.

А вы разве не должны принимать reference clock с материнки? Который 100МГц?

[Methane]

А вы разве не должны принимать reference clock с материнки? Который 100МГц?

Для тестирования тех трансиверов что работают на PCIe , я могу подать сигнал откуда угодно. Выход трансивера подключается ко входу, и смотрится что на выходе десериалихатора.

Вообще-то чтобы контроллер увиделся в BIOS он IMHO должен быть не совсем минимальным.

Да. Но после конфигуратора квартуса, и вообще единственный варинат проверить "на коленке", это довести до состояния " в BIOS появилось". И вся ставка был сделана именно на то, что схомутать, как бы негде. ПЛИС напрямую подключается к PCIe. Но судя по всему что-то не так пошло.

А с фазовыми шумами у синхросигнала как? Если они есть и умножатся на 20... может не сильно хорошо получиться? Как вариант - сравнить спектр с китом.

Какой спектр? Синхросигнал комп генерит.

[AJIEKCEu]

Какой спектр? Синхросигнал комп генерит.

А разве не этот?

В системе есть генератор с дифф. выходом, который генерит 125 мегагерц. Что клок с PCIe поступает, я проверял делая ему assign на светодиод.