Частичное реконфигурирование FPGA, Реальность или фантастика? Опции

[MIX@]

Доброго времени суток!

С недавних пор заинтересовался сабжевой возможностью, поискал по интернетам и нашёл следующие поддерживающие данную возможность серии FPGA:
Atmel - at40k, at94 (AVR+at40k)
Xilinx - Virtex 4,5,6, Серия XC62XX
Altera - Stratix 5

Собственно, три вопроса/просьбы:
1) Если кто-то владеет информацией - подкорректируйте, пожалуйста, список.
2) Непонятна ситуация с серией XC62XX - выпускается ли она на данный момент? На Xilinx.com в списке продуктов её нет.
3) Кто-нибудь занимался сабжем? На каких чипах? Какие мнения?

Спасибо.

[Shtirlits]

Речь о том, чтобы варианты конфигурации делать без штатных Place&Route.

Скорость конфигурирования оценивается в зависимости от нужд.
Чтобы была практическая польза, вам как часто и как быстро нужно менять конфигурацию?

Что-то выиграть у процессоров общего назначения легче на самых больших FPGA, а у них конфигурационная память большая.

Может для науки лучше сделать "коня в вакууме"?
Игнорировать время конфигурирования, не тратить время на тонкости конкретной архитектуры.
Сделать сколько хочется вариантов схемы, которая будет крутиться только в симуляторе.
Конечно, для чистоты эксперимента лучше схему все же писать в синтезируемом стиле и проверять части в реальном place&route.
Для всего этого не нужно тратить килобаксы на кит с топовой микросхемой или мучаться с младшей моделью, которая непонятно вообще чем лучше какого-то микроконтроллера по производительности.

[MIX@]

Речь о том, чтобы варианты конфигурации делать без штатных Place&Route.

Т.е. реализовывать place&route алгоритм самому в ПЛИС? Это же безумно сложно. Если не прав - растолкуйте, пожалуйста, подробнее.

Скорость конфигурирования оценивается в зависимости от нужд.
Чтобы была практическая польза, вам как часто и как быстро нужно менять конфигурацию?

Дело в том, что в этой штуке заранее нельзя сказать ни размер реконфигурируемого блока ни частоту реконфигурации. Пользователь сначала сам определяет примитивы (вычислительные блоки) на Verilog. Далее определяет их взаимодействие друг с другом, грубо говоря, составляет из них цепочку по заданным правилам. Скармливает всё это системе, которая оборачивает блоки в специальные "обёртки" и добавляет планировщик. Соотвественно, от примитивов зависит размер блоков, а от ресурсов ПЛИС - количество примитивов, которые туда можно затолкать. Если влезут все - обходимся без реконфигурации, если нет - тогда по надобности перегружаемый требуемый примитив. Возможно, эта штука будет уметь расползаться на несколько ПЛИС, если это необходимо пользователю.

Может для науки лучше сделать "коня в вакууме"?
Игнорировать время конфигурирования, не тратить время на тонкости конкретной архитектуры.
Сделать сколько хочется вариантов схемы, которая будет крутиться только в симуляторе.
Конечно, для чистоты эксперимента лучше схему все же писать в синтезируемом стиле и проверять части в реальном place&route.
Для всего этого не нужно тратить килобаксы на кит с топовой микросхемой или мучаться с младшей моделью, которая непонятно вообще чем лучше какого-то микроконтроллера по производительности.

Первоначально - так и будет, затем хотелось бы получить что-то работающее в железе, т.е. прототип. Меня сейчас интересуют детали технологии, чтобы понять насколько реально реализовать задуманное в принципе и на каком железе.

[Shtirlits]

Дело в том, что в этой штуке заранее нельзя сказать ни размер реконфигурируемого блока ни частоту реконфигурации.

Тогда всё бесполезно, подмести проблему под ковер не получится, будет пахнуть.
FPGA имеет смысл только при ясном понимании с чем вы имеете дело и с какой целью.