алгоритм прошивки Altera, порт Jam STAPL Player в AVR Опции

[ARV]

интересует портирование Jam STAPL Player под платформу AVR.
Jam STAPL Player скачал, redme прочитал, однако тех рекомендаций, что там описаны, недостаточно для портирования... может, кто уже делал подобное? у меня система с 8К ОЗУ - даже после удаления тестовых строк компиляция Jam STAPL Player показывает потребность в более чем 10К ОЗУ... как быть?

P.S. на всякий случай продублирую сообщение в разделе AVR: прошу модераторов отнестись с пониманием - проблема комплекстная...

[ARV]

так в чем портирование-то заключаться будет? в том, что надо самостоятельно реализовать интерпретатор этого языка? для JAM-плеера есть исходник на Си, в нем остается что-то изменить - вот и портирование... а тут - работа с нуля, да еще плюс полное непонимание процесса (я с ПЛИС никогда дел не имел, и воспринимаю процесс прошивки только как последовательность каких-то импульсов на каких-то выводах). с тем, что "прошивка" описывается на особом скриптовом языке - столкнулся впервые и слегка ошарашен... плюс совершенно не имею понятия, какой именно формат де-факто стандартный...

[vmp]

так в чем портирование-то заключаться будет? в том, что надо самостоятельно реализовать интерпретатор этого языка? для JAM-плеера есть исходник на Си, в нем остается что-то изменить - вот и портирование... а тут - работа с нуля, да еще плюс полное непонимание процесса (я с ПЛИС никогда дел не имел, и воспринимаю процесс прошивки только как последовательность каких-то импульсов на каких-то выводах). с тем, что "прошивка" описывается на особом скриптовом языке - столкнулся впервые и слегка ошарашен... плюс совершенно не имею понятия, какой именно формат де-факто стандартный...

А обязательно через JTAG шить? Альтера какая? FPGA (Cyclone/Arria/Stratix) или CPLD (MAX)? FPGA куда удобнее конфигурить через DATA0/DCLK (реализуется на половинке SPI или программно). И формат файла - бинарник (rbf).

[ARV]

А обязательно через JTAG шить? Альтера какая? FPGA (Cyclone/Arria/Stratix) или CPLD (MAX)? FPGA куда удобнее конфигурить через DATA0/DCLK (реализуется на половинке SPI или программно). И формат файла - бинарник (rbf).

будьте любезны, ткните на документацию по протоколу такой прошивки! и, если можно, подскажите, чем можно "традиционный" файл сконвертить в бинарный - на всякий случай! просто по JTAG нагуглил, а по бинарной заливке что-то никак... я просто не в теме, даже не представляю, что искать! полу-SPI меня устроит. ну и вообще, интересно было бы понять, как при этом идет запись-верификация-защита...

[vmp]

будьте любезны, ткните на документацию по протоколу такой прошивки! и, если можно, подскажите, чем можно "традиционный" файл сконвертить в бинарный - на всякий случай! просто по JTAG нагуглил, а по бинарной заливке что-то никак... я просто не в теме, даже не представляю, что искать! полу-SPI меня устроит. ну и вообще, интересно было бы понять, как при этом идет запись-верификация-защита...

Серию Альтеры огласите!
У них есть 2 типа микросхем. FPGA нужно каждый раз загружать после включения питания, в них нет собственного ПЗУ.
CPLD - имеют собственное ПЗУ, его достаточно прошить один раз.
Алгоритм загрузки FPGA описан в даташите, сейчас Альтера называет его handbook, например для Циклона-4 он лежит здесь:
http://www.altera.com/products/devices/cyc...-literature.jsp
Есть целиком (первая ссылка на странице, 12 МБ), есть по частям. Вам в нем надо читать Chapter 8. Configuration and Remote System Upgrades in Cyclone IV Devices, а в нем главу PS Configuration. Там есть рисунок Figure 8–13. Single-Device PS Configuration Using an External Host - это схема подключения, и рисунок Figure 8–16. PS Configuration Timing Waveform - это временная диаграмма.