Добрый день Всем!
Есть такая схема (рис.) Клок на вход компонента идет 100МГц, на вход разрешения - 5,1254 МГц, т.е. клоки не кратные, а посему все равно возникает ситуация, когда между фронтами SLACK отрицательный, что не есть гуд. Клок 5, 1254М менять нельзя, нужен именно такой, а клок 100М - можно. Нужно примерно в 20-30 раз больше, чем 5,1254. На мои попытки поставить клок, кратный 5,1254М в этом диапазоне altpll говорит "Can not implement...".
Задача - получать на выходе пачки по 16 импульсов с периодом 5,1254М - для АЦП. Подобрал длительность разрешающего импульса такую, что на выходе в симуляторе квартуса 16 импульсов, т.е. вроде цель достигнута, но ведь глюканет наверно где-то? В железе не проверял.
Че делать - то, бороть или забить - будет работать??? Подскажите плз!
Спасибо
Эскизы прикрепленных изображений
Разрешение выхода клока
Dec 15 2010, 08:54
