Описание контрейнов для приема данных с АЦП, Timequest параметр set_input_delay Опции

[Костян]

Итак, есть АЦП с LVDS выходом.
Как описать корректно параметр set_input_delay в SDC файле ?
clock на выходе АЦП смещен в центр данных.


з.ы есть одно не понимание - фиттер при своей работе опирается на данные SDC ?

Прикрепленные файлы

 set_input_delay.bmp ( 329.17 килобайт ) Кол-во скачиваний: 32

 

[DmitryR]

Не надо использовать этот параметр. Правильным способом захвата внешних данных является размещение всех входных триггеров в лапах, что делает input delay для них идентичным и фиксированным, а фаза тактовой частоты подгоняется под этот delay с помощью PLL.

[Костян]

Правильным способом захвата внешних данных является размещение всех входных триггеров в лапах, что делает input delay для них идентичным и фиксированным, а фаза тактовой частоты подгоняется под этот delay с помощью PLL.

1. Так клок выставлен уже на середину данных, разве без PLL нельзя обойтись ? (второй аргумент - у меня их нету свободных).
2. Не получается впихнуть входной триггер, работающий по обеим фронтам в лапу. Кристалл SIII . Регистр сдвига входной след вида:

CODE

        //----------------------------
        always @(posedge adc_clk0)
            data_ch_shift_p <= {adc_data_ch , data_ch_shift_p[((ADC_BIT/2)-1):1]};    
        //----------------------------
        always @(posedge adc_clk180)
            data_ch_shift_n <= {adc_data_ch , data_ch_shift_n[((ADC_BIT/2)-1):1]};

Старший бит регистра data_ch_shift_p и data_ch_shift_n пытался поместить в пад, но одновременно ставится только один


Судя по ресурсам (см. рисунок в аттаче), в паде есть DDR триггер, но как его задействовать ?

Эскизы прикрепленных изображений

 

[DmitryR]

1. Так клок выставлен уже на середину данных, разве без PLL нельзя обойтись ?

Нет, потому что время от лапы до входа данных триггера и время от лапы до тактового входа триггера различается, и сильно. Ну то есть при небольших частотах это конечно работает, но только пока означенная разница во времени составляет где-то не более трети такта.

2. Не получается впихнуть входной триггер, работающий по обеим фронтам в лапу.

Используйте ALTDDIO_IN.

[Костян]

Нет, потому что время от лапы до входа данных триггера и время от лапы до тактового входа триггера различается, и сильно. Ну то есть при небольших частотах это конечно работает, но только пока означенная разница во времени составляет где-то не более трети такта.

Пасиб, правильно ли я понимаю, что нельзя с помощью никаких констрейнов задать так, чтобы фиттер выровнял эти задержки автоматически ?
Это задержка будет одинакова, если входной триггер размещать в паде (т.е не нужно использование PLL)?

Используйте ALTDDIO_IN.

Добавил рисунок в пред. свой пост.
Без магафункций с помощью HDL описания как-нибудь можно задействовать ALTDDIO_IN (стараюсь всегда делать переносимый код)?

а фаза тактовой частоты подгоняется под этот delay с помощью PLL.

Именно подгоняется ? не рассчитывается ?
И от добавления в проект новых модулей, это фаза не может изменится ?