помогите с, Signal Tap Опции

[skilful]

Всем привет.

Сделал самый простой 11 битный счетчик в FPGA Advantage. Логика счетчика простая - если он достигает максимального значения (специально указал его равным "11111111111"), то инвертирую состояния выходного пина ПЛИСины.

Синтезирую в Presicion Syntesys. Файл синтеза подкидываю в Quartus 9.0 и делаю разводку.

Далее хочу посмотреть как работает мой счетчик в железке с помощью Signal Tap.
Выбираю тип сигналов Signal Tap: Post Fitting. Квартус немного переименовал название моего счетчика, но найти его можно.
На времянке, выдаваемой Signal Tap, младший 0-ой бит счетчика все время "молчит", старшие же разряды изменяются как надо.

Сначала думал синтезатор "оптимизирует", но в RTL нарисован нормальный счетчик.
Вывел счетчик на пины ПЛИСины и счетчик стал нормально работать (в Signal Tap указал "обстреливать" Pins: all).

Что я не так делаю?
В Signal Tap есть куча типов сигналов аля Post Fitting, Pre-Syntesis и прочее. Что выбирать, чтобы наверняка?
И можно ли избежать переименовывания сигналов квартусом?

[KoshV]

Выводим нужный сигнал на вывод.
Щёлкаем по нему правой кнопкой мыши.
Из выпавшего меню выбираем Locate и далее Locate in Assignement Editor. Откроется этот самый Assignement Editor.
Даём двойной щелчок левой кнопкой мыши по пустому полю в столбце Assignement Name рядом с именем вывода. Вылетит здоровенная простыня с именами разных параметров. В самом низу будет Virtual Pin. Выбрать его. А потом щёлкнуть по полю правее (Value) и выбрать On.
Эти виртуальные выводы проходят нетронутыми и непереименованными через весь синтез.

Мне необходимо в сигналтабе смотреть некоторые сигналы. Для удобства я их вывожу на топ-левел как пины. Но в пинпланере не назначаю им никакого номера пина. Можно ли в таком случае сделать их virtual? Что-то не получается. Или это в корне не верный подход?

Пишу на verilog. Может можно при объявлении модуля их сразу как-то обозвать virtual pin?

[Konst_777]

Мне необходимо в сигналтабе смотреть некоторые сигналы. Для удобства я их вывожу на топ-левел как пины...

У меня скорее вопрос, чем ответ: если использовать графический редактор для создания проекта, то можно на любом уровне вложенности в проект компонента подключить к его выводам SignalTap, используя команду контекстного меню insert->symbol->жмем кнопку "MegaWizard Plug-In Manager..."->жмем кнопку "Next" в диалоговом окне "MegaWizard Plug-In Manager[page 1]"->раскрываем ветку "JTAG-accessible extensions" и выбираем "SignalTap II Logic Analyzer", задаем для него имя и нажимаем кнопку "Next"->дальше конфигурируем SignalTap...

То есть, если использовать мегафункцию SignalTap, то не нужно выводить сигналы на "топ-левел как пины". А вот как, используя MegaWizard Plug-In Manager, подключить мегафункцию SignalTap в проект, написанный на Verilog-е? Кто-нибудь знает, как это сделать?