парочка, дилетантстких вопросов Опции

[essev]

Всем привет.
У меня есть парочка дилетантских вопросов:

1) на выходном порте стоит Д-триггер.
Нужно чтобы при включении питания он был = '1'. Как это можно сделать?
У меня нет внешнего ресета. И даже вполне возможно, что схема некоторое время вообще без синхронизации находится.
Но надо чтобы выходной триггер порта при включении питания вставал в '1'.


Как я понимаю приведенный ниже пример описания триггера инициализирует его '1' только при моделировании?


entity dff is


port (rest,clk,d,en: in std_logic;
q: out std_logic := '1';

);

end dff;

architecture behav of dff is

begin

if (reset = '1') then
q <= '0';

elsif (rising_edge(clk)) then

if (en='1') then

q<= d;

end if;


end if;
end process;

end behav;



2) Приведенный выше код Precision Synthesys синтезирует как Д-триггер с en клока равным всегда '1', а также синтезирует мультиплексор. Почему так?


Спасибо

[DmitryR]

Как я понимаю приведенный ниже пример описания триггера инициализирует его '1' только при моделировании?

Нет, в FPGA это может работать, потому что триггеры в FPGA могут быть инициализированы прошивкой.

2) Приведенный выше код Precision Synthesys синтезирует как Д-триггер с en клока равным всегда '1', а также синтезирует мультиплексор. Почему так?

Потому что триггер с enable устроен именно так, а вынос мультиплексора наружу теоретически может повлечь объединение его с предыдущим уровнем логики. Однако, это все интересно только для ASIC, и почему он так делает для FPGA - сказать затруднительно.