Цитата(vadimuzzz @ Jan 31 2011, 12:40)

как насчет такого варианта: FFT молотит на какой-то частоте >(3/8)*250, но не непрерывно, а пачками. тогда синхронизировать под 3 МГц только кадры надо, простенький конечный автомат.
Да в блоке FFT тормоза нет нигде (ну типа энейбла какого-нибудь), надо ставить везде, потом снова тестить - времени уйдет. В принципе сейчас так сделано: и ПЛИС, и DDS, которая АЦП клокает, питаются от одного стабильного хорошего генератора 16МГц. Надо подумать, может выставить частоты DDS и PLL плисы можно, чтоб ровно совпадали.
Цитата
и по поводу внутреннего PLL - частота АЦП довольно низкая, почему джиттер так влияет - разрядность большая?
Разрядность 16 бит, но беда не в этом (работает нормально при размахе сигнала +-255), а в том, что расстояние между частотами в спектре 300 Гц. С заявленным джитером 250 ps (вроде) от плисы созвездия qam16 даже не просматривалось. А с ддсом все красиво.
Вот картинку выложил если интересно.
Цитата
Так не будет никакой PLL, чисто логика. Только из-за помех по питанию будут скакать пороги переключения, но для такой низкой тактовой частоты вряд ли это приведет к ощутимому джиттеру.
Вряд ли не повлияет. У плисы например regular io джиттер 300 ps - это уже катастрофа в моем случае. Он я так понимаю и обусловлен сдвигом порогов переключения из-за помех по питанию например.