Синхронизация PLL альтеры, как от клока в 5 ,1 МГц? Опции

[alexPec]

Добрый день. В связи с использованием внешнего генератора вместо внутреннего ПЛЛ возникла проблема. Раньше было так:
Внешний генератор на 16 МГц тактировал ПЛЛ, из нее получал 5,1 МГц и все необходимое. Сейчас из-за сильного фазового шума ПЛЛ использую внешний тактовый на 5,1 МГц. Блин, а надо внутреннюю часть синхронизировать с этими 5,1МГц, причем через плл, там другие частоты используются, кратные и некратные. А на плл нельзя подать меньше 10М. Как быть? Неужели нет способа синхронизироваться от низкой частоты???

[vadimuzzz]

как насчет такого варианта: FFT молотит на какой-то частоте >(3/8)*250, но не непрерывно, а пачками. тогда синхронизировать под 3 МГц только кадры надо, простенький конечный автомат.
и по поводу внутреннего PLL - частота АЦП довольно низкая, почему джиттер так влияет - разрядность большая?

[alexPec]

как насчет такого варианта: FFT молотит на какой-то частоте >(3/8)*250, но не непрерывно, а пачками. тогда синхронизировать под 3 МГц только кадры надо, простенький конечный автомат.

Да в блоке FFT тормоза нет нигде (ну типа энейбла какого-нибудь), надо ставить везде, потом снова тестить - времени уйдет. В принципе сейчас так сделано: и ПЛИС, и DDS, которая АЦП клокает, питаются от одного стабильного хорошего генератора 16МГц. Надо подумать, может выставить частоты DDS и PLL плисы можно, чтоб ровно совпадали.

и по поводу внутреннего PLL - частота АЦП довольно низкая, почему джиттер так влияет - разрядность большая?

Разрядность 16 бит, но беда не в этом (работает нормально при размахе сигнала +-255), а в том, что расстояние между частотами в спектре 300 Гц. С заявленным джитером 250 ps (вроде) от плисы созвездия qam16 даже не просматривалось. А с ддсом все красиво. Вот картинку выложил если интересно.

Так не будет никакой PLL, чисто логика. Только из-за помех по питанию будут скакать пороги переключения, но для такой низкой тактовой частоты вряд ли это приведет к ощутимому джиттеру.

Вряд ли не повлияет. У плисы например regular io джиттер 300 ps - это уже катастрофа в моем случае. Он я так понимаю и обусловлен сдвигом порогов переключения из-за помех по питанию например.

[sazh]

одного стабильного хорошего генератора 16МГц.

Берем генератор на 24 МГЦ.
Через буфера с нулевой задержкой и на ацп и на плис с Pll.
С выхода ацп данные сопровождаемые клоком на плис (выбираем каждый 8 отсчет)

[des00]

(выбираем каждый 8 отсчет)

да за такое канделябром %)

[sazh]

да за такое канделябром %)

Канделябр как инструмент - это мне ближе. От интеллигента желательно вежливое пояснение ошибочного мнения.
(Я контору раскрутил на годовую подписку Компоненты и Технологии)

[ViKo]

От интеллигента желательно вежливое пояснение ошибочного мнения.

Как лицо, похожее на интеллигента, считаю, что выбрасывать отсчеты "на ветер" неразумно. Куда лучше их использовать для фильтрации, взять, хотя бы, среднее из восьми. Делается очень легко.
Для топикстартера
а назвать АЦП можете?

[alexPec]

Всем спасибо!!! Столько ответов, есть над чем подумать

Как лицо, похожее на интеллигента, считаю, что выбрасывать отсчеты "на ветер" неразумно. Куда лучше их использовать для фильтрации, взять, хотя бы, среднее из восьми. Делается очень легко.
Для топикстартера
а назвать АЦП можете?

1. Отсчеты как раз фильтрую, потом прореживаю. Есть это 2.Так вроде называл, AD7625.

Берем генератор на 24 МГЦ.
Через буфера с нулевой задержкой и на ацп и на плис с Pll.
С выхода ацп данные сопровождаемые клоком на плис (выбираем каждый 8 отсчет)

А перестраивать +-10 кГц как? А если dds - тогда уже не кратно...

//не OFDM часом делаете?

Его родного!

Чтобы ответить на этот вопрос надо понять, зачем у вас стоит DDS. Наверное вы перестраиваете частоту (иначе, чтобы просто получить фиксироанные чистые 3 МГц можно было бы поставить гораздо более простой и дешевый чип) - тогда внутренней PLL FPGA не получится. Придется ставить внешнюю PLL и умножать эти 3 МГц, чтобы подать в FPGA.

Именно подстройку делать надо, в небольших пределах. Похоже только внешний плл.

Или все-таки энейбл какой-нибудь.

В этом случае вопрос о синхронизации. Если сигнал, идущий с одним клоком, пересинхронизировать на другой, то все ясно: пара-тройка триггеров и метастабильности нет, а когда данные пересинхронизируем (т.е. данные идут с одним клоком, а выбираем с другим) тут ведь какой-то сигнал пожет в одном тригере защелкнуться, а какой-то нет. В итоге -ложный отсчет. Как тут быть?

[vadimuzzz]

В этом случае вопрос о синхронизации. Если сигнал, идущий с одним клоком, пересинхронизировать на другой, то все ясно: пара-тройка триггеров и метастабильности нет, а когда данные пересинхронизируем (т.е. данные идут с одним клоком, а выбираем с другим) тут ведь какой-то сигнал пожет в одном тригере защелкнуться, а какой-то нет. В итоге -ложный отсчет. Как тут быть?

двухклоковая FIFO. синхронизаторы у ней по управляющим сигналам стоят, этого достаточно.