Особенности разводки проектов в ISE, сделал для себя важое открытие Опции

[Мур]

Сделал важное открытие для себя с ISE как раз касательно времянок.
Просто в Кактусе считалось библиотечные примитивы работают всегда быстрее структур определяемых на HDL.
В ISE всё наоборот!
Мой комплексный проект (80% на НDL!) удалось поднять по скорости в 2 раза (с 68МГц до 120МГц) только за счёт того, что переписал блоки из библиотечных примитивов на чистый VHDL.
Вот так говорит практика...
Может кому время разработки сокращу(особенно кактусникам!)...

Причина редактирования: топики выделны в отдельную тему

[DmitryR]

Мой комплексный проект (80% на НDL!) удалось поднять по скорости в 2 раза (с 68МГц до 120МГц) только за счёт того, что переписал блоки из библиотечных примитивов на чистый VHDL.

Это как правило является результатом того, что вы или неправильно настроили корки, или неправильно их переписали. Потому если бы вы могли сходу писать лучше, чем инженеры Xilinx - то наверное работали бы уже там.

[Мур]

Это как правило является результатом того, что вы или неправильно настроили корки, или неправильно их переписали. Потому если бы вы могли сходу писать лучше, чем инженеры Xilinx - то наверное работали бы уже там.

Тю! К коркам нет претензий. Там ОК!
Вот простенький пример. Вот этот формирователь На HDL работает заметно быстрее!

Как автор темы в целях невнесения путаницы прошу Вас завести собственную тему.

Не вижу никакой путаницы. Название темы слишком обширно. Радуйтесь!

Сообщение отредактировал Мур - Jan 28 2011, 12:47

Прикрепленные файлы

 123.bmp ( 46.56 килобайт ) Кол-во скачиваний: 102

 

[disel]

Вот простенький пример. Вот этот формирователь На HDL работает заметно быстрее!

Вы бы полностью примеры выложили, с временным отчетом. А также его конкурента на ХДЛ, также с отчетом.

[Мур]

Вы бы полностью примеры выложили, с временным отчетом. А также его конкурента на ХДЛ, также с отчетом.

Поразительно, но тот пример, что я приводил, в отчёте Clock Information , что в Design Summary, явно показывал выигрыш около 0.5нс при Speed Grade: -2
По приведенному фрагменту, схему которого я приводил(странно, что вызвало интерес!)

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity log_fd is
Port ( clk : in STD_LOGIC;
dddin : in STD_LOGIC;
en : out STD_LOGIC);
end log_fd;

architecture fd2 of log_fd is
signal dd1 : STD_LOGIC;
signal dd2 : STD_LOGIC;

begin
ffr: process (CLK)
begin
if CLK'event and CLK = '1' then
dd1 <= dddin;
dd2 <= dd1;
end if;
end process;
en <= dd1 and not dd2;
end fd2;

Кстати, в одном из вариантов, скачок быстродействия получился, когда элемент И я спрятал в следующем за этим формирователем автомате(Копилятор методично показывал критичный путь именно в этом месте)

По всей видимости графические примитивы групируются на ПЛИС иначе, без учёта всего дизайна. Это скорее всего и вызывало узкое место, понижая цифры в отчёте
Minimum period: хххх ns (Maximum Frequency:ххххх MHz)

Тут важен сам подход. Мне пришлось перелопатить весь проект (около 20 мест) в таком-же ключе и с другими схемами в прототипе... ничего не меняя по архитектуре

Сообщение отредактировал Мур - Feb 3 2011, 06:55