Группа: Свой
Сообщений: 347
Регистрация: 24-02-10
Из: Пенза
Пользователь №: 55 642
Ребят я новичок в FPGA программировании. Немного не понимаю как происходит процесс проектирования устройств. Допустим я написал кусок на VHDL. Моделирую схему в Aldec'e. Моделирование проходит успешно. Отлаживаю на железе, проект падает при работе на высокой частоте(на низкой работает нормально). Приходится выводить контрольные точки схемы на логический анализатор и разбираться в чем причина.
Как вы проектируете, отлаживаете схемы?
--------------------
Нелегко оказаться на верном пути, но куда труднее его пройти. (с) Уилл Роджерс
Группа: Свой
Сообщений: 347
Регистрация: 24-02-10
Из: Пенза
Пользователь №: 55 642
Схемы синхронные, работаю с Virtex4FX. Вообще проект занимает половину кристалла. К нему дописываю дополнительный компонент, моделирую его в Aldec'e, потом вставляю в EDK. Такая методика вобщем. Где в aldec'е можно задать ограничение на частоту?
--------------------
Нелегко оказаться на верном пути, но куда труднее его пройти. (с) Уилл Роджерс
Отладка проектов
Feb 6 2011, 20:01
