Использование Интерфейсов SV в Quartus BlockDiagramFile Опции

[bark]

Не могу Сгенерировать Символ модуля если у него в портах используется Интрефейс СистемВерилога.

Взялся за изучение системверилога. (до этого пользовал обычный).
хочу использовать Интерфейсы в своём проекте.

TOP проекта - bdf файл. ну т.е. блок-диаграм-файл.

описал тестовый модуль вида:

создаю один из текстовых фалйлов проекта *.sv

module processor (

// main_bus interface port
main_bus bus,

// other ports
input logic clock,
input logic resetN,
);

// ... // module functionality code
endmodule

в итоге есть несколько модулей. проект компилируется нормально.

НО!

теперь при попытке сгенерировать "символ файл" мне пишется ошибка:
Error (10016): Can't create symbol/include/instantiation/component file for module "processor" because port "bus" has an unsupported type

т.е. интерфейсы нельзя использовать при построении блок-схем или я что-то не так пользую?

З.Ы. Quartus 10.1

Сообщение отредактировал bark - Feb 7 2011, 12:24

[bark]

Но вопрос остаётся открытым. как сделать чтобы генерировало модули с интерфейсами?

Как в текстовом виде по-людски удобно генерировать и вставлять меги типа PLL, памяти и т.п.?
в блок диаграмме такие вещи вставляются удобно и понятно.

сейчас если мне надо использование такой меги в тексте, то я сначала вставлял её в блок диаграмму, потом правой кнопкой мыши на ней - OpenDesignsFile - там открывал сгенерированный верилоговский исходник и копипастил инстанцию сконфигурированной меги.

Сообщение отредактировал bark - Feb 8 2011, 08:28