Вопрос по верификации. Опции

[bark]

Сейчас в разработке довольно большой проект.
(будет в CycloneIII 40-55)
Разобрал его на блоки и модули для упрощения написания и отладки.

Сейчас занимаюсь имплементацией модулей. После объеденяю в блоки для дальнейших тестов и вписывания блоков в общий проект.

отладку отдельных модулей провожу в вейвформах. мне вроде хватает пока этого.

один из модулей имеет очень богатый интерфейс (>500 пинов ввода/вывода) и не хочет компилироваться т.к. у физического кристала нет стольких ног.

и вот вопрос:
Как его уговорить квартус компилиться проект с любым интерфейсом? чтобы потом можно было свободно проводить отладку? ну или как-то иначе обойти это "неудобство".

и ещё.

какие есть инструменты для эффективной верификации? (пока без железяки.. только на машине)
что почитать? куда посмотреть? я что-то только вейвдиаграммами пользоваться умею.

Quartus9.0 + Verilog

[bark]

снова подниму ветку.

как воспользоваться виртуализацией пинов /* synthesis altera_attribute="-name VIRTUAL_PIN ON" */ ?
если объявление интерфейса идёт таким манером:

Код

module main  (
  input       clk,
  input       rst,
  output [7:0] data
  );
.....
endmodule

Сообщение отредактировал bark - Feb 8 2011, 16:29

[IL-76]

Пишите в стиле Верилога 2001 или СВ

Код

module main
(
(* altera_attribute ="-name VIRTUAL_PIN ON" *)  input         clk,
(* altera_attribute ="-name VIRTUAL_PIN ON" *)  input         rst,
(* altera_attribute ="-name VIRTUAL_PIN ON" *)  output  [7:0] data
);
...
endmodule

Сообщение отредактировал IL-76 - Feb 9 2011, 14:56

[bark]

Пишите в стиле Верилога 2001 или СВ

спасибо.
я только ещё изучаю его.

Сообщение отредактировал bark - Feb 9 2011, 15:39