Приветствую всех.Если тема еще Актуальна то добавлю из личного опыта. Делали нечто подобное совсем недавно -общий результат -блок на Два субконтроллера -запись в фифо, ЧТЕНИЕ В ДДР КОНТРОЛЛЕР + РЕФРЕШ + АРБИТРАЦИЯ ДАННЫХ. Получилось не хило ( 1.5К строк Верилог кода) плюс отладка по мелочам.(в начале модель сим , потом только хард + чип скоп).Ну и побольше читай Data sheets from Xilinx. Только так.Успеха!!!
|