Группа: Участник
Сообщений: 11
Регистрация: 4-01-05
Пользователь №: 1 800
Есть топ модуль на Verilog. Часть ножек не используется. Они прописаны как input и назначены в ucf-файле. При фитинге они оптимизируются и удаляются. И в результате настраиваются на вывод. Как задать в ISE чтобы не было такой оптимизации? Сейчас собрал все неиспользуемые ножки через "или" и выпустил через один выход. Все работает нормально. Есть ли более правильный метод?
Как в ISE 12.2 назначить, чтобы неиспользуемые ноги микросхемы были входами?
Feb 16 2011, 15:48
