DDR2 и HPCII + CycloneIV, Вот и я занялся DDR2, первые проблемы Опции

[dinam]

Смотрю на форуме стали активно осваивать DDR2, вот и я решил не отставать .
Хочу сделать FIFO на DDR2. Создал мегавизардом full-rate интерфейс с частотой памяти 192МГц, выбрал EP4CE6F17C6, синтезировал тестовый проект в Quartus 10.1sp1. Вроде всё нормально, по частоте уложился. Решил посмотреть диаграммы работы, которые создаёт контроллер для DDR2. Попробовал отсимулировать в Active-HDL 8.3sp1 тестовый примерчик, но вылезли непонятные warning. Почему-то простые модули типа scfifo не видит, хотя нужные библиотеки подключены. Ещё понадобились почему-то модули от CycloneIII Прикладываю log.
Может кто посоветует на что обратить внимание в контроллере, чтобы пропускная способность памяти получилось получше? Посмотрел в документации диаграммы работы самой памяти, там вроде всё просто, сильно похоже на SDRAM. А с SDRAM у меня имелся положительный опыт работы. Но для SDRAM Altera выкладывала простенький контроллер, а тут чего много наворотила

Прикрепленные файлы

 console.zip ( 1.72 килобайт ) Кол-во скачиваний: 28

 

[dinam]

А кому-нибудь удавалась симуляция тестового примера в Active-HDL? Вообще никаких идей у меня нет почему простое одноклоковое FIFO Active_HDL не видит . Библиотеки ovi_lpm и lpm подключены.

[dinam]

Немножко продвинулся. Почему то Quartus нормально переваривает scfifo в файле alt_ddrx_wdata_fifo.v, а Active-HDL нет . Добавил в файл prototype как написано в SCFIFO and DCFIFO Megafunctions и Active-HDL нашел scfifo. Но это же не дело во множество файлов вставлять нужные prototype. Так как до этого не приходилось сталкиваться с Verilog поэтому не могу понять то ли Quartus использует какую-то другую версию verilog, толи ещё чего. Кто знает verilog и не сложно, гляньте в приложенный файл и подскажите почему не срастается.

Прикрепленные файлы

 alt_ddrx_wdata_fifo.zip ( 2.22 килобайт ) Кол-во скачиваний: 19