Группа: Свой
Сообщений: 347
Регистрация: 24-02-10
Из: Пенза
Пользователь №: 55 642
Ребят я новичок в FPGA программировании. Немного не понимаю как происходит процесс проектирования устройств. Допустим я написал кусок на VHDL. Моделирую схему в Aldec'e. Моделирование проходит успешно. Отлаживаю на железе, проект падает при работе на высокой частоте(на низкой работает нормально). Приходится выводить контрольные точки схемы на логический анализатор и разбираться в чем причина.
Как вы проектируете, отлаживаете схемы?
--------------------
Нелегко оказаться на верном пути, но куда труднее его пройти. (с) Уилл Роджерс
Группа: Участник
Сообщений: 39
Регистрация: 12-05-10
Пользователь №: 57 219
Цитата
1. При такой записи SYS_clk0 и SYS_clk1 будут для Timing Analyzer'а связаны по фазе, а в реальности этого может и не быть - не зря же они на разные входы подаются...
А если в этом случае разность фаз случайная, то что же делать?
Если схемы с такими клоками пересечь, то такая абра-кадабра получится...
Отладка проектов
Feb 6 2011, 20:01
