Использование Coregen fifo_generator_v4_3 Опции

[D-Luxe]

Использую коргеновское фифо версии 4.3 в котором запись и чтение выполняется по разным частотам.

ENTITY fifo_generator_v4_3 IS
port (
din: IN std_logic_VECTOR(31 downto 0);
rd_clk: IN std_logic;
rd_en: IN std_logic;
rst: IN std_logic;
wr_clk: IN std_logic;
wr_en: IN std_logic;
dout: OUT std_logic_VECTOR(31 downto 0);
empty: OUT std_logic;
full: OUT std_logic;
valid: OUT std_logic;
rd_data_count: OUT std_logic_VECTOR(9 downto 0);
wr_ack: OUT std_logic;
wr_data_count: OUT std_logic_VECTOR(9 downto 0));
END fifo_generator_v4_3;

Не понимаю назначение выводов rd_data_count, wr_data_count. В документации сказано, что rd_data_count - количество двордов, доступных для чтения, а wr_data_count - количество записанных двордов.

Как это фифо подключить к Aldec'у?

[Mad_max]

Как это фифо подключить к Aldec'у?

CoreGen сделал Вам wrapper для fifo его и подтягивайте к aldec.
Для моделирования wrapper ссылается на файл из XilinxCoreGenLib,
найдите этот файл и подключите к проекту. А в файле wrapper уберите
в use ссылку на папку XilinxCoreGenLib, пусть сразу ищет файл в проекте.

rd_data_count и wr_data_count - количество считанных и записанных данных в fifo.

[D-Luxe]

CoreGen сделал Вам wrapper для fifo его и подтягивайте к aldec.
Для моделирования wrapper ссылается на файл из XilinxCoreGenLib,
найдите этот файл и подключите к проекту. А в файле wrapper уберите
в use ссылку на папку XilinxCoreGenLib, пусть сразу ищет файл в проекте.

rd_data_count и wr_data_count - количество считанных и записанных данных в fifo.

Что значит количество считанных??) Ты можешь бесконечно читать из него, пока в него данные пишутся, по такой логике счетчик будет сбрасываться в ноль и заново начинать счет.