Использование Coregen fifo_generator_v4_3 Опции

[D-Luxe]

Использую коргеновское фифо версии 4.3 в котором запись и чтение выполняется по разным частотам.

ENTITY fifo_generator_v4_3 IS
port (
din: IN std_logic_VECTOR(31 downto 0);
rd_clk: IN std_logic;
rd_en: IN std_logic;
rst: IN std_logic;
wr_clk: IN std_logic;
wr_en: IN std_logic;
dout: OUT std_logic_VECTOR(31 downto 0);
empty: OUT std_logic;
full: OUT std_logic;
valid: OUT std_logic;
rd_data_count: OUT std_logic_VECTOR(9 downto 0);
wr_ack: OUT std_logic;
wr_data_count: OUT std_logic_VECTOR(9 downto 0));
END fifo_generator_v4_3;

Не понимаю назначение выводов rd_data_count, wr_data_count. В документации сказано, что rd_data_count - количество двордов, доступных для чтения, а wr_data_count - количество записанных двордов.

Как это фифо подключить к Aldec'у?

[RobFPGA]

Приветствую!

rd_data_count - число слов которые ДОСТУПНЫ для чтения из фифо в данный момент (Rd clk)

wr_data_count -число слов которые ЗАПИСАНЫ в фифо в данный момент (Wr clk)

Используются для того чтобы знать сколько можно еще записать (FIFOLEN-wr_data_count) или еще прочитать (rd_data_count ) так как при записи статус со стороны Rd обновляется с задержкой так же как и при чтении статус со стороны Wr.

Успехов! Rob.

[D-Luxe]

Приветствую!

rd_data_count - число слов которые ДОСТУПНЫ для чтения из фифо в данный момент (Rd clk)

wr_data_count -число слов которые ЗАПИСАНЫ в фифо в данный момент (Wr clk)

Используются для того чтобы знать сколько можно еще записать (FIFOLEN-wr_data_count) или еще прочитать (rd_data_count ) так как при записи статус со стороны Rd обновляется с задержкой так же как и при чтении статус со стороны Wr.

Успехов! Rob.

wr_data_count - rd_data_count = задержке или
rd_data_count - wr_data_count = задержке ?

[RobFPGA]

wr_data_count - rd_data_count = задержке или
rd_data_count - wr_data_count = задержке ?

А зачем Вам это? Так делать нехорошо! Такой результат нельзя даже в удавах мерить

Величина задержки вещь непостоянная, относительно среднего уровня зависящего от реализации автомата в fifo, и меняется от соотношения частот Rd/Wr и временных соотношений фронтов Rd Clk/Wr Clk.

Рассматривайте каждую сторону fifo как черный ящик -
сторона Wr ни чего не знает о Rd (пишем данный на деревню к дедушке). Ей известно только что нельзя/можно записать и сколько если можно.

Тоже и со стороны Rd (черт его знает откуда посылка пришла) - есть/нет что читать и сколько, если есть что.

Ну а fifo в этом случае работает как почтальон Печкин

Успехов! Rob.

[D-Luxe]

А зачем Вам это? Так делать нехорошо! Такой результат нельзя даже в удавах мерить

Величина задержки вещь непостоянная, относительно среднего уровня зависящего от реализации автомата в fifo, и меняется от соотношения частот Rd/Wr и временных соотношений фронтов Rd Clk/Wr Clk.

Рассматривайте каждую сторону fifo как черный ящик -
сторона Wr ни чего не знает о Rd (пишем данный на деревню к дедушке). Ей известно только что нельзя/можно записать и сколько если можно.

Тоже и со стороны Rd (черт его знает откуда посылка пришла) - есть/нет что читать и сколько, если есть что.

Ну а fifo в этом случае работает как почтальон Печкин

Успехов! Rob.

Спасибо, догнал!

Тогда вопрос такой.

Допустим я пишу в ФИФО езернет пакеты по частоте 125 МГц, а читаю по 100 МГц. Возможна ли такая ситуация, что на чтении существует задержка между байтами? (по простому говоря идет 10 байт пакета потом задержка в несколько тактов и дальше идет 11 байт пакета)

И возможна ли такая ситуация если пакеты пишутся на 100 МГц, а читаются на 125 МГц?