Signal Integrity Опции

[yulia_yu]

Здравствуйте!
Нуждаюсь в помощи! Необходимо выполнить анализ целостности сигналов 4-х слойной печатной платы. Проблема в том, что питание и GND разведены в сигнальных слоях сеткой (слоя Plane нет). Подскажите, пожалуйста, как быть?

[cioma]

Опишите stackup платы со сплошными слоями, который Вы изначально использовали

[yulia_yu]

Опишите stackup платы со сплошными слоями, который Вы изначально использовали

Жила была плата
[attachment=54091:Layer_StackUp.jpg]
Деффект, описанный выше, обнаружили в ней, т.к. поджимали сроки особо не стали разбираться и сделали сетку. С тех пор применяем сетку во всех других устройствах. Вот я и хотела путем моделирования сравнить влияния сетки и плана (правда в другой плате).

[cioma]

Жила была плата...

Хм, 0.32 мм толщина диэлектрика кажется слишком большой, чтобы получить инпеданс на внешних слоях близким к 50 Ом придется трассу делать шириной около 0.5 мм. Для внутренних слоев несколько легче, но не на много. Есть мнение, что если грамотно изменить stackup, то все заработает (со сплошными слоями, конечно)