Задать констрейн или переделать?, Как правильно? Опции

[alexPec]

Добрый день. Вопрос по созданию констрена для схемки на рисунке. Входной клок большой, больше 100 МГц, и понятно что делитель не сможет работать на такой частоте.
Но Ck_en срабатывает в 216 раз реже и естественно за время между импульсами ck_en все благополучно успевает поделиться, а таймквест ругается, думает что я хочу делить на частотах >100 мгц. И справедливо, т.к. задан в констрейнах только клок. Собственно 3 вопроса:

1.Как такой констрейн задать?
2.Не умеет ли таймквест создавать автоматом такие констрейны, вроде ведь все очевидно? Ведь после делителя частоты например он понимает, что клок в 2 раза меньше.
3.Нет ли каких отрицательных, снижающих производительность (а может увеличивающих потребление) системы, последствий в такой реализации клокования делителя (minimum pulse width в норме)? Может правильнее подать клок в 216 раз меньше на делитель и убрать ck_en (но крайне не желательно, на весь проект так клоков не напасешся, а так общий клок на весь проект)? В общем, хотелось бы от профессионалов услышать как правильнее делать.

Спасибо.

Эскизы прикрепленных изображений

 

[vadimuzzz]

1.Как такой констрейн задать?
2.Не умеет ли таймквест создавать автоматом такие констрейны, вроде ведь все очевидно? Ведь после делителя частоты например он понимает, что клок в 2 раза меньше.
3.Нет ли каких отрицательных, снижающих производительность (а может увеличивающих потребление) системы, последствий в такой реализации клокования делителя (minimum pulse width в норме)? Может правильнее подать клок в 216 раз меньше на делитель и убрать ck_en (но крайне не желательно, на весь проект так клоков не напасешся, а так общий клок на весь проект)?

1. читайте (у des00 статья есть) про мультициклы
2. нет, автоматом он считает для PLL, если ему сказать
3. чем меньше клоков, тем проще. про потребление скажет Power Analyzer, не должно различаться в первом приближении