Цитата(nand7 @ Mar 16 2011, 14:22)

В документации на память обычно всегда присутствует временная диаграмма.
Да, временная диаграмма есть. И если на нее внимательно посмотреть, то многое понятным становится.
Цитата(nand7 @ Mar 16 2011, 14:22)

Время Clock to low Z - странная характеристика, так как выходы памяти переводятся в high_z (высокоимпедансное состояние выходов) или low_z(низкоимпедансное) не по clock сигналу, а по output_enable например.
Выходы памяти могут управляться как асинхронно по OE, так и синхронно по CLK. Память самостоятельно по команде записи переводит буферы в High-Z, и наоборот, по команде чтения - в Low-Z. Вот смотрите, что об этом говорится в документации:
To avoid bus contention, the output drivers are synchronously tri-stated during the data portion of a write sequence.
Цитата(nand7 @ Mar 16 2011, 14:22)

Если на одной шине (выходных данных) сидят две памяти, то конфликт будет. Кстати, low_z и состояние лог.0/лог.1 это одно и то же.
Кажется я понял. Low-Z это когда буферы открыты, поэтому конфликт конечно же будет, но валидность данных при этом еще не гарантируется. Вот нашел в документации интересное замечание:
At any supplied voltage and temperature, tOEHZ is less than tOELZ and tCHZ is less than tCLZ to eliminate bus contention between SRAMs when sharing the same data bus. These specifications do not imply a bus contention condition, but reflect parameters guaranteed over worst case user conditions. Device is designed to achieve high Z before low Z under the same system conditions.
Временная диаграмма прилагается:
Сообщение отредактировал Nosss - Mar 16 2011, 11:51