Проблема с LCELL, Проект не работает в зависимости от количества lcell в квартус9.1 Опции

[azizcheg]

Здравствуйте! Проблема такая. Есть проект в квартус 9,1 под Cyclone3. Проект простой.(Ядро ниос и небольшая логика). Есть два сигнала которые нужно выравнить. Для этого необходимо чтоб один из сигналов появился на выходе с небольшой задержкой(примерно 5-7 нс). Для этого использую элемент lcell (знаю что это не самый лучший способ, но все таки). Ставлю пару этих элементов - все работает и получается некоторая задержка... изменяю количество-сигнал вообще не генерится. Изменяю количество опять-работает. Возвращаю то же количество при которм сначала не работало-теперь уже работает. Никакой закономерности или логики отследить не могу. При всем при этом ядро и все остальное работает независимо от количества lcell. Пробовал вместо lcell ставить инверторы и элемент exp. Результат тот же самый... то работает то не работает. В чем может быть ошибка?

[bogaev_roman]

Здравствуйте! Проблема такая. Есть проект в квартус 9,1 под Cyclone3. Проект простой.(Ядро ниос и небольшая логика). Есть два сигнала которые нужно выравнить. Для этого необходимо чтоб один из сигналов появился на выходе с небольшой задержкой(примерно 5-7 нс). Для этого использую элемент lcell (знаю что это не самый лучший способ, но все таки). Ставлю пару этих элементов - все работает и получается некоторая задержка... изменяю количество-сигнал вообще не генерится. Изменяю количество опять-работает. Возвращаю то же количество при которм сначала не работало-теперь уже работает. Никакой закономерности или логики отследить не могу. При всем при этом ядро и все остальное работает независимо от количества lcell. Пробовал вместо lcell ставить инверторы и элемент exp. Результат тот же самый... то работает то не работает. В чем может быть ошибка?

У Вас там на выходе схемы триггер стоит? Советую поставить еще один или несколько триггеров и получить некую задержку, скажем если первый работает на частоте 250, то добавлением триггера Вы получите задержку в 4нс. Оставшуюся задержку получите подключив программируемую задержку delay chain. Далее отделяете эту часть от основного проекта и создаете partition с определенным logic lock и получаете для этой части полностью отфиттереный кусок, который и используете далее в проекте - в нем вся времянка сохраняется и будет стабильной.

[azizcheg]

Как мне кажется, лучшее решение задачи административное - выдать заключение (принять решение), что плата требует переделки, так как обеспечить устойчивую работу инструментами fpga-дизайнера невозможно. Будет быстрее.

О переделке платы можно забыть. На это времени нет.

Оставшуюся задержку получите подключив программируемую задержку delay chain. Далее отделяете эту часть от основного проекта и создаете partition с определенным logic lock и получаете для этой части полностью отфиттереный кусок, который и используете далее в проекте - в нем вся времянка сохраняется и будет стабильной.

Опиши, пожалуйста, подробней этот метод. Как для начала активировать delay chain?

Сообщение отредактировал azizcheg - Mar 21 2011, 09:41

[bogaev_roman]

Как для начала активировать delay chain?

Не знаю конкретно для Вашего семейства и пинов, надо конкретней смотреть. Подробно описано здесь для стратикс 3: http://www.altera.com/literature/ug/ug_altiobuf.pdf, там есть примеры.
У меня стратикс 4 и я описываю в qsf файле примерно следующее:

Код

set_instance_assignment -name D6_DELAY 4 -to output_a0
set_instance_assignment -name D5_DELAY 15 -to output_a1

В моем случае между DDR регистрами и лапой есть две программируемые задержки D6 и D5 - вбивая константы меняются задержки. Точность порядка 50нс (для каждого семейства и скорости - величина разная). Сответсвенно, D5 добавляет задержку 950нс, D6 - 350нс. Вроде как при правильном описании ограничений output_delay скажем, квартус их может сам менять и подключать для "выравнивания". Я делаю все вручную вышеописанным методом, т.к. не все ограничения умею "готовить".