Xilinx ISE 13.1, вышла новая версия Опции

[vugluskr]

только что поставил, для пробы компилю проект из предыдущей версии. Субъективно, мне кажется, что процесс стал чуть быстрее. Xilinx позиционирует этот продукт как system level - буду разбираться. В пресс релизе написано о повышении уровня абстракции кодирования (System C), мол, меньше думайте об RTL - кодируйте функционал. К сожалению нет поддержки SysnemVerilog (очень надеюсь, что когда-нибудь вставят).
ISE 13.1

[vugluskr]

12.4 эту конструкцию разворачивал, а 13.1 нет

Код

genvar i;
generate  
for (i=0; i < 31; i=i+1)  
begin: lbl
    sync s( .in_async(err_in[i]),.out_sync(err_in_synced[i]),.clk(clk));
    always @(posedge clk or posedge reset)
        if (reset) err[i]<=1'b0;
        else if (err_in_synced[i]==1'b1)err[i]<=1'b1;
        
assign ERR_IRQ = ~(ERR_IRQ|err[i]);
end  
endgenerate

[Postoroniy_V]

12.4 эту конструкцию разворачивал, а 13.1 нет

Код

genvar i;
generate   ...
assign ERR_IRQ = ~(ERR_IRQ|err[i]);
end  
endgenerate

а какой смысл пихать в генерате
assign ERR_IRQ = ~(ERR_IRQ|err[i]);? это ж вроде асинхронный луп?

или где то ещё есть присвоение для ERR_IRQ?

[vugluskr]

а какой смысл пихать в генерате
assign ERR_IRQ = ~(ERR_IRQ|err[i]);? это ж вроде асинхронный луп?

или где то ещё есть присвоение для ERR_IRQ?

смысл чтобы не писать assign ERR_IRQ = err[0]|err[1]|err[2]....err[30]|err[31]

я в офигении, это во первых не правильно, а во вторых, почему 12.4 это пропускал?

[Postoroniy_V]

смысл чтобы не писать assign ERR_IRQ = err[0]|err[1]|err[2]....err[30]|err[31]

я в офигении, это во первых не правильно, а во вторых, почему 12.4 это пропускал?

ну..вы блин даёте!
assign ERR_IRQ = |err;

изучите Unary, Bitwise and Reduction Operators
http://eesun.free.fr/DOC/VERILOG/verilog_manual1.html