реализация DDC на плис с тактовой 250 МГц Опции

[koliyh]

Народ, подскажите - есть необходимость реализовать DDC на плис (cicloneIII) тактовая с ацп 250 МГц. Кто-нибудь сталкивался с подобным, реализуемо? какие могут быть сложности?

[Мур]

Я бы добавил ещё важный момент, связанный с расположением ПЛИС относительно АЦП. Об этом хорошо написано Илья ТАРАСОВ Методы и программные
продукты для повышения производительности проектов (Компоненты и технологии 2008_01_88)
на базе ПЛИС Xilinx

Фиксация выводов корпуса Несмотря на то что программируемые
пользователем выводы взаимозаменяемы,для высокопроизводительных проектов мо-
жет оказаться важным обеспечение правиль-ной компоновки внешних сигналов и шин.
Очевидно, что сигналы должны подаватьсяна выводы ПЛИС возможно ближе к месту
их реального использования на кристалле.Однако существуют также рекомендации,
связанные с особенностями конструкции ло-гической ячейки и распределения трассиро-
вочных линий. Если смотреть на топологию ПЛИС в том виде, в котором она представле-
на в инструментах САПР ISE, то внутри ло-гических ячеек данные распространяются сле-
ва направо, а снизу вверх проложены цепи ускоренного переноса, предназначенные для
построения арифметических модулей и счет-чиков (где и требуется передача бита переносав следующий разряд). Поэтому целесообраз-
но размещать ПЛИС на печатной плате та-ким образом, чтобы шина данных обраба-
тываемого сигнала входила слева и проходи-ла «сквозь» матрицу логических ячеек,
выходя с правой стороны. При этом верх-нюю и нижнюю стороны оказывается воз-
можным отвести для сигналов управления(рис. 2). Внутри шины данных рекомендует-
ся располагать младшие биты внизу, а стар-шие, соответственно, вверху корпуса ПЛИС,
поскольку это соответствует естественномунаправлению внутренних линий ускоренно-
го переноса.

Прикрепленные файлы

 2008_01_88.pdf ( 328.88 килобайт ) Кол-во скачиваний: 228

 

[dmitry-tomsk]

Я бы добавил ещё важный момент, связанный с расположением ПЛИС относительно АЦП. Об этом хорошо написано Илья ТАРАСОВ Методы и программные
продукты для повышения производительности проектов (Компоненты и технологии 2008_01_88)
на базе ПЛИС Xilinx

По-моему чушь какая-то. На выводах свои триггеры стоят, а дальше placer разберётся, задача-то пустяшная.
Насчёт cyclone согласен - не потянет. spartan-6 справится, сам ddc собирается в систем генераторе симулинка за пару часов (рекомендую dds с коррекцией тейлора и ких фильтры с децимацией вместо cic)

[Мур]

По-моему чушь какая-то. На выводах свои триггеры стоят, а дальше placer разберётся, задача-то пустяшная.
Насчёт cyclone согласен - не потянет. spartan-6 справится, сам ddc собирается в систем генераторе симулинка за пару часов (рекомендую dds с коррекцией тейлора и ких фильтры с децимацией вместо cic)

Это как раз то, что может сэкономить денежку!
Циклон 3 может справиться при условии правильного размещения АЦП и ПЛИС. Можно убить 2-х зайцев на операции децимации. Поднять разрядность на единицу и иметь поток 125 Мгц на вход DDC конвертера -> простым суммированием на входе пар отсчётов.
Так вот, операция суммирования требует бережного отношения к цепям переноса(>250MHz!). Они расположены в ПЛИС в вертикальных структурах макроячеек. Соседние LUTы разрядов должны располагаться впритык. Это значит, что выгоднее вводить разряды данных от АЦП слева или справа, но не сверху\снизу, когда сумматор будет зазорван промежуточными структурами ОЗУ, умножителями, ПЛЛ...
Это тонкое место, но после сброса частоты в 2 раза можно чувствовать себя свободнее.
Можете проверить, реализовав 2 проекта (вдоль и поперек). Цифры будут разными....
У меня есть знакомый разработчик, который работает на уровне ЛУТ. Он так и делает в ответственных местах!

Сообщение отредактировал Мур - Apr 2 2011, 16:59

[dmitry-tomsk]

Это как раз то, что может сэкономить денежку!
Циклон 3 может справиться при условии правильного размещения АЦП и ПЛИС. Можно убить 2-х зайцев на операции децимации. Поднять разрядность на единицу и иметь поток 125 Мгц на вход DDC конвертера -> простым суммированием на входе пар отсчётов.
Так вот, операция суммирования требует бережного отношения к цепям переноса(>250MHz!). Они расположены в ПЛИС в вертикальных структурах макроячеек. Соседние LUTы разрядов должны располагаться впритык. Это значит, что выгоднее вводить разряды данных от АЦП слева или справа, но не сверху\снизу, когда сумматор будет зазорван промежуточными структурами ОЗУ, умножителями, ПЛЛ...
Это тонкое место, но после сброса частоты в 2 раза можно чувствовать себя свободнее.
Можете проверить, реализовав 2 проекта (вдоль и поперек). Цифры будут разными....
У меня есть знакомый разработчик, который работает на уровне ЛУТ. Он так и делает в ответственных местах!

Ну вот и ставили бы spartan-6 с аппаратным сумматором на входе умножителя. Цены одного порядка. Только суммировать соседние отсчёты не следует, это операция нч-фильтрации, не каждый сигнал такое позволит, потом наложение спектра после прореживания до 125 мгц, тут хороший фильтр нужен. Распараллелить данные можно и вдвое больше ресурсов потратить на обработку потом, вот тут как раз цена вопроса явно выше будет. Вообще не понимаю циклоны для dsp задач, там архитектура примитивная, раньше они за счёт pll выигрывали для модемов, а теперь pll и в spartan есть.