Помогите запустить MCB, Spartan6 + ddr3 Опции

[Nosss]

Здравствуйте! Есть ПЛИС Spartan-6 xc6slx150-3fgg484 и внешняя память DDR3 MT41J64M16LA-187E. Память подключена к третьему банку ПЛИС. Частота работы с памятью 300 МГц.

В ISE12.4 сделал проект контроллера памяти с помощью MIG. В проекте оставил один двунаправленный порт х32. Взял example_design. Отмоделировал - все в порядке. А вот при тестировании в железе начались проблемы, которые никак не удается победить. Проблемы двух типов:

1) При чтении пачки данных одно из данных застревает на выходе FIFO на несколько тактов. При этом часть данных теряется. Эта ситуация показана на картинке error1. Ошибка повторяется время от времени в процессе тестирования. Данная ошибка, как выяснилось, зависит от частоты работы. На 250 МГц ее вероятность намного меньше, а на 200 МГц она вообще пропадает. Также ситуация стала лучше после того, как поменял настройку Unused IOB Pins = Float на Pull Down в свойствах генерации программного файла.

2) Начиная с какого-то момента, контроллер просто перестает выполнять новые запросы. В результате переполняется командное FIFO и тест останавливается. Вероятность этой ошибки зависит от диапазона тестируемых адресов. Если значение параметра C3_HW_TESTING = "FALSE", то встречается она очень редко. Если же поставить "TRUE" - ошибка происходит тут же при начале тестирования. Такая ситуация повторяется на любой частоте от 200 до 300 МГц.

В чем тут может быть дело?

Эскизы прикрепленных изображений

 

[Nosss]

Ну вот, дождался ответа от техподдержки Xilinx. Мои догадки подтвердились.

You have rev 1.0 of the silicon (first engineering sample).There are several known issues with that version of the silicon. One is the one that you are describing. You need to get a newer version of the silicon and in all likelihood this will fix the issue. If you still have problems after that we can debug this further. The schematics and termination look fine.

[Victor®]

Ну вот, дождался ответа от техподдержки Xilinx. Мои догадки подтвердились.

You have rev 1.0 of the silicon (first engineering sample).There are several known issues with that version of the silicon. One is the one that you are describing. You need to get a newer version of the silicon and in all likelihood this will fix the issue. If you still have problems after that we can debug this further. The schematics and termination look fine.

Позвольте поинтересоваться как вышли из ситуации?
Перепаивали? Dini-Group хоть как-то отреагировала на это? Или им главное продать?

[Nosss]

Позвольте поинтересоваться как вышли из ситуации?
Перепаивали? Dini-Group хоть как-то отреагировала на это? Или им главное продать?

Dini-Group ответили примерно через неделю, после чего отвечали регулярно. Они нас заверили, что все платы у них проходят тестирование перед продажей и проблем быть не должно. Однако, после того, как переслал им диаграммы с чип-скопа, признали, что с платой что-то не так. Предложили отправить плату им на ремонт, либо, если у нас сроки поджимают, были согласны на обмен. У нас эта ситуация пока развития не получила - начальство думает.

Да, разобрался-таки с их reference design - ведет себя в железе точно так же, как и мой собственный проект. Большие сомнения у меня, что у них эта плата успешно прошла тестирование. Хотя, все может быть, конечно.

Еще спросил, почему Xilinx нигде не поместил информацию об этой проблеме с ES, любопытно, что они ответили:
Unfortunately this was one of those issues that we failed to mention in the errata. The rev 1.0 LX150 ES devices had been shipped to a limited number of customers and since we fixed the issue in subsequent revs we didn't think it warranted issuing an errata on this.