Синхронизатор, Две тактовые, единичные импульсы Опции

[AlphaMil]

Гуру, подскажите, как правильно сделать:
есть одиночный импульс синхронный 100МГц, он должен породить одиночный импульс на 50МГц.
Весь проект нет смысла переводить на повышенную частоту.

[AlphaMil]

Да, частоты зависимы и генерируются от одного клока. Сейчас использую S3 и ISE 12.4. Среда понимает соотношение частот. Так может все было зря?

[sazh]

Да, частоты зависимы и генерируются от одного клока.

Тицце и Шенк на этот счет

Код

module in_out_flag
(
input  in_flag,
input  out_clk,
output ena_out_flag
);

reg          dff_a = 1'b0;
reg [1:0] shift_rg = 2'b00;

always @(posedge out_clk or posedge in_flag)
begin
if(in_flag)            dff_a <= 1'b1;
else                dff_a <= 1'b0;
end

always @(posedge out_clk)
begin
shift_rg <= {shift_rg[0], dff_a};
end

assign ena_out_flag = ~shift_rg[1] && shift_rg[0];

endmodule

[Oldring]

Код

if(in_flag)            dff_a <= 1'b1;
else                dff_a <= 1'b0;
end

В Верилоге нельзя написать проще?

Код

dff_a <= in_flag;

Кстати, не стоит бездумно доверять даже Т-Ш.
Его схема расширения импульсов с двумя триггерами хороша, но первый триггер тем не менее может порождать переход dff_a с нарушением сетапа выходного триггера, соответственно второй триггер может попасть в метастабильность, о чем Т-Ш забыли упомянуть. Соответственно, чтобы избежать риска метастабильности ena_out_flag, вам нужно добавить в сдвиговый регистр на вход еще один триггер, реализовав нормальный синхронизатор.

[sazh]

Код

dff_a <= in_flag;

always @(posedge out_clk or posedge in_flag)


Это описание d триггера с асинхронной установкой в единицу.

[Oldring]

always @(posedge out_clk or posedge in_flag)


Это описание d триггера с асинхронной установкой в единицу.

Я понял. И что, это описание приводит к необходимости писать if?

[sazh]

Я понял. И что, это описание приводит к необходимости писать if?

Да, в верилоге есть некая неистественность при описании асинхронной установки.
Но VHDL еще более неистественнен
process (C, CLR)
begin
if (CLR = ’1’)then
Q <= ’0’;
elsif (C’event and C=’0’)then
Q <= D;
end if;

Тот же if при описании асинхронной установки.
И еще круче if при описании фронта клока, да еще с закрытием end if
Фронт клока - это фронт клока, а не приоритетность в описании

[Oldring]

Да, в верилоге есть некая неистественность при описании асинхронной установки.
Но VHDL еще более неистественнен
process (C, CLR)
begin
if (CLR = ’1’)then
Q <= ’0’;
elsif (C’event and C=’0’)then
Q <= D;
end if;

Тот же if при описании асинхронной установки.
И еще круче if при описании фронта клока, да еще с закрытием end if
Фронт клока - это фронт клока, а не приоритетность в описании

Еще раз спрощу. в вашем коде if просто копирует один сигнал в другой. Неужели он необходим чтобы синтезатор синтезировал триггер с асинхронным сбросом?

в VHDL есть стандартные функции rising_edge, falling_edge, для приведения описания к "более естественному" if falling_edge( C ) then ... end if;
Необходимость писать end if - это хорошо.

Вы не упустили моё дополнение про ошибку в вашем коде?

[sazh]

в вашем коде просто копирует один сигнал в другой.

Я реализовал схему из учебника. Эта схема отрабатывает импульс любой длительности в импульс длительностью нужного периода. Что и хотел иметь вопрошающий.
Все.

[Oldring]

Я реализовал схему из учебника. Эта схема отрабатывает импульс любой длительности в импульс длительность нужного периода.
Все.

С риском метастабильности на выходе. Да, посмотрел еще раз в Т-Ш, и так как эта потенциально метастабильная схема растяжения импульса из двух триггеров описана у них в пункте "синхронизация импульсов" как усовершенствование обычного двухтриггерного синхронизатора, можно прийти к выводу, что Т-Ш не "забыли упомянуть про риск метастабильности", а на самом деле его не заметили.

В общем, еще раз повторю. Не стоит бездумно доверять учебникам.

Я подумал, что это наезд на верилог со стороны ярого сторонника VHDL.
А это он меня оказывается в ошибке уличил.
Смешно.

И в ошибке тоже уличил
А наезд был несерьезным. Понятно, что можно написать там и без if, и синтезатор наверняка поймет правильно.
Хотелось узнать причину использования вами такой конструкции.

[Ethereal]

Понятно, что можно написать там и без if, и синтезатор наверняка поймет правильно.
Хотелось узнать причину использования вами такой конструкции.

Не поймет. Квартусовский, например, на такие конструкции ругается.



Сообщение отредактировал Ethereal - Apr 10 2011, 20:23

[ViKo]

Не поймет. Квартусовский, например, на такие конструкции ругается.

А на такие (код от Oldring) - нет.
Кто из нас неправ?

Надеюсь, честь Quartus'а спасена?

[Мур]

..Кто из нас неправ?

Прямо буря в стакане воды!
Вот что требовалось ...по рис 8!
Код, предложенный мной в начале, описывает два выходных регистра. Первый триггер - делитель. Схема достаточно универсальна для любых частот...

Сообщение отредактировал Мур - Apr 11 2011, 09:56

Прикрепленные файлы

 sch_imp.bmp ( 189.62 килобайт ) Кол-во скачиваний: 31

 

[Oldring]

Схема достаточно универсальна для любых частот...

Для любых связанных частот без асинхронщины между ними.
Мне toggle тоже больше нравится, но обсуждалась в стакане воды именно схема из Т-Ш, растягивающая и синхронизирующая асинхронные импульсы произвольной длины, то есть без входного клока.

Я бы сказал, золотая середина. Ведь на выходе - качественный продукт, понятный каждому.

До тех пор, пока указанные вами условия не начинают вступать в противоречие друг с другом, вы, безусловно, правы. Поэтому схематики более понятны для "золотой середины", чем любой HDL.

Но, как как хорошо известно из истории развития программирования, по мере усложнения любой системы балланс неизбежно смещается в сторону использования более удобных языков с более продвинутой идеологией и, соответственно, более сложных в изучении.

[Мур]

Для любых связанных частот без асинхронщины между ними.
Мне toggle тоже больше нравится, но обсуждалась в стакане воды именно схема из Т-Ш, растягивающая и синхронизирующая асинхронные импульсы произвольной длины, то есть без входного клока.

До тех пор, пока указанные вами условия не начинают вступать в противоречие друг с другом, вы, безусловно, правы. Поэтому схематики более понятны для "золотой середины", чем любой HDL.

Но, как как хорошо известно из истории развития программирования, по мере усложнения любой системы балланс неизбежно смещается в сторону использования более удобных языков с более продвинутой идеологией и, соответственно, более сложных в изучении.

И асинхронных тоже!(его основная функция по статье применяется для переходов между доменами и синхронизациями).
На HDL три триггера описываются легко.
Я в своих проектах разделяю эту схему на два фрагмента. Один я уже привёл(выходной), а второй, в большинстве своём, прячется в моих автоматах. События у меня- просто смена состоояния на противоположный!

[Oldring]

И асинхронных тоже!(его основная функция по статье применяется для переходов между доменами и синхронизациями).

Для асинхронных клоков ваша схема подвержена риску сбоев из-за метастабильности второго триггера.

[Мур]

Для асинхронных клоков ваша схема подвержена риску сбоев из-за метастабильности второго триггера.

В наших силах держать эту пару рядом друг с другом , чтобы уйти от проблемы метастабильности.

Мне важен факт события, а не момент...

Сообщение отредактировал Мур - Apr 11 2011, 10:29

[Oldring]

В наших силах держать эту пару рядом друг с другом , чтобы уйти от проблемы метастабильности.

Эта метастабильность выходит через логику на выход этой схемы.

[Мур]

Эта метастабильность выходит через логику на выход этой схемы.

Может я чего не понимаю... Можете сформулировать вариант, когда на один входной импульс на выходе не появиться отклик вообще , или их вдруг появится пара?

Сообщение отредактировал Мур - Apr 11 2011, 10:37

[Oldring]

Может я чего не понимаю... Можете сформулировать вариант, когда на один входной импульс на выходе не появиться отклик вообще , или их вдруг появится пара?

А вы не видите сами условие, когда на выходе вашей схемы появится метастабильность, которая может привести к неправильной работе логики в последующих схемах, если не хватит времени на её разрешение? А времени там может не хватить, потому что неизвестно сколько логики подключено к вашей схеме, и каковы задержки в самой этой подключенной логике. Да, можно в принципе попытаться обконстрейнить время распространения сигнала с выхода, если очень хочется, с огромной вероятностью не вписаться в тайминги вблизи максимальной частоты кристалла.

[sazh]

может привести к неправильной работе логики в последующих схемах

Если метастабильность - неопределенное состояние на выходе триггера, то ведь конкретно для этой схемы
это состояние или будет отработано последующим триггером как переход из например 0 в 1 или нет.
Что на выходе будет давать формирование импульса или в одном такте или в последующем, что для флага не так уж и важно.
Важно что событие на входе будет отработано однозначно. Нет?

[Мур]

Если метастабильность - неопределенное состояние на выходе триггера, то ведь конкретно для этой схемы
это состояние или будет отработано последующим триггером как переход из например 0 в 1 или нет.
Что на выходе будет давать формирование импульса или в одном такте или в последующем, что для флага не так уж и важно.
Важно что событие на входе будет отработано однозначно. Нет?

Вот и я о том!
Страшно, когда на один входной импульс на выходе не появиться отклик вообще , или их вдруг появится пара! Вот это есть ошибка! Возможно тут такое?

[ViKo]

Страшно, когда на один входной импульс на выходе не появиться отклик вообще , или их вдруг появится пара! Вот это есть ошибка! Возможно тут такое?

Про эту картинку речь идет? Пусть висит.
Если на входе Data будет импульс в 3 такта Clock1, на Output появится 2 импульса длительностью Clock2. И без всякой метастабильности.
В метастабильном состоянии триггер может висеть "между небом и землей" сколь угодно долго, в идеальном случае. До следующего такта. А если в следующем такте вход неопределен, то все продолжится.
Если вдруг почему-то Clock1 отстанет от Data, доберется до "желтого" триггера чуть позже, триггер влетит в метастабильное состояние.
Это я не к тому, что схема плохая или неправильная, а к тому, что идеального в мире ничего нет. Нужно смотреть внимательно.

Эскизы прикрепленных изображений