Синхронность в FPGA Опции

[NOVY]

Всем добрый!
Написал проект на VHDL для XILINX Spartan3AN , Короче, осциллограф. Данные из АЦП передаются в ПК по ЮСБ . От ПК по ЮСБ принимаю параметры - кол-во точек, кол-во накоплений , развертку, задержку и т.д.. В принципе все работает, НО! Возникают проблеммы . Например, вывожу внутренний сигнал вовне чипа для тестирования - и все нарушается! ПОЧЕМУ ??? Наверное пишу криво.
Большинство сигналов асинхронны. Есть у меня клок. По какому-то асинхронному событию запускаю счетчик по клоку , формирую нужные сигналы , подаю далее , например суммирую , но все это не стробируется каким-нибудь одним клоком. Всюду слышу : "синхронность,синхронность и еще раз синхронность!" Вот такой единой синхронности у меня таки и нету! Помогите советом!

[dde29]

внешний клок через PLL прогоняешь?

[NOVY]

внешний клок через PLL прогоняешь?

Попробовал в проект всунуть IP Single DCM SP V9.1i .
Запускаю Xilinx Clocking Wizard.

Input Clock Frequency устанавливаю своих 50MHz,
CLKIN Sourse - External i single,
Feedback Sourse - Internal,
Feedback Value 1x

В итоге:

Attributes for DCM_SP, blkname = DCM_SP_INST
CLK_FEEDBACK = 1X
CLKDV_DIVIDE = 2
CLKFX_DIVIDE = 1
CLKFX_MULTIPLY = 4
CLKIN_DIVIDE_BY_2 = FALSE
CLKIN_PERIOD = 20.000
CLKOUT_PHASE_SHIFT = NONE
DESKEW_ADJUST = SYSTEM_SYNCHRONOUS
DFS_FREQUENCY_MODE = LOW
DLL_FREQUENCY_MODE = LOW
DUTY_CYCLE_CORRECTION = TRUE
FACTORY_JF = 16'hC080
PHASE_SHIFT = 0
STARTUP_WAIT = FALSE

В компоненте (своем) указал только CLKIN i CLKOUT (остальные сигналы пока не нужны).
DCM встал в проект, синтез проходит , а вот потом :

ERROR:NgdBuild:604 - logical block 'DCM_1' with type 'DCM_CLOCK' could not be
resolved. A pin name misspelling can cause this, a missing edif or ngc file,
or the misspelling of a type name. Symbol 'DCM_CLOCK' is not supported in
target 'spartan3a'.

Наверное надо библиотечный компонент использовать?

[des00]

Наверное надо библиотечный компонент использовать?

корегенератор используйте %)

[NOVY]

корегенератор используйте %)

Так я им и воспользовался!(Xilinx Clocking Wizard) Может все потому , что ненужные мне сигналы я просто не вводил в компонент?

Сообщение отредактировал NOVY - Apr 28 2011, 09:26

[Bad0512]

Так я им и воспользовался!(Xilinx Clocking Wizard) Может все потому , что ненужные мне сигналы я просто не вводил в компонент?

Выкидывать существующие порты из готового сгенерённого компонента - не есть правильно. Правильно неиспользуемые входы "занулить", выходы оставить болтаться в воздухе.
Путь Macro serach path в настройках Translate должен указывать на ваш NGC файл если вы пользуете связку VHDL(Verilog) wrapper + NGC netlist. Если пользуете коргеновский XCO,
то все эти заморочки не нужны.

[NOVY]

Выкидывать существующие порты из готового сгенерённого компонента - не есть правильно. Правильно неиспользуемые входы "занулить", выходы оставить болтаться в воздухе.
Путь Macro serach path в настройках Translate должен указывать на ваш NGC файл если вы пользуете связку VHDL(Verilog) wrapper + NGC netlist. Если пользуете коргеновский XCO,
то все эти заморочки не нужны.

Написал :

--------------------

component DCM_CLOCK

port (CLKIN :in std_logic;
RST :in std_logic;
CLK90 :out std_logic;
CLK180 :out std_logic;
CLK270 :out std_logic;
CLKDV :out std_logic;
CLK2X :out std_logic;
CLKFX180 :out std_logic;
STATUS :out std_logic;
LOCKED :out std_logic;
CLK0 :out std_logic
);

end component;



begin


----------------------

DCM_1: DCM_CLOCK
port map (
CLKIN => CLKIN,
RST => '0',
CLK90 => CLK90,
CLK180 => CLK180,
CLK270 => CLK270,
CLKDV => CLKDV,
CLK2X => CLK2X,
CLKFX180 => CLKFX180,
CLK0 => CLK );

Вроде все правильно, но ошибка та же .....


Правда CLKIN позволяет поставить только из BANK1 из BANK2(на GCLK) не дает.... Не тот DCM? Не с той стороны чипа?

Сообщение отредактировал NOVY - Apr 28 2011, 11:18