SRAM controller Опции

[D-Luxe]

Задача написать SRAM контроллер для Cypress CY7C1471V33, который подключен к Virtex4.

Чтение из SRAM'ины осуществляет процессор PowerPC. Поскольку SRAM поддерживает пакетный ( burst ) и конвейерный ( pipeline ) режимы, то задумался как это реализовать.

Как процессор может программно выбирать эти режимы ? Ведь функции XIo_Out32, XIo_In32 производят чтение, запись по одному адресу.

Может это надо как-то связать с кэш-контроллером, никак не могу понять.

[Koluchiy]

Мне кажется, что автор темы излишне усложняет свою задачу.

На мой взгляд, задача должна решаться применением стандартного контроллера фирмы Xilinx (MPMC? или для SRAM применяется EMC? не помню).
В результате, эта самая память отображается в адресное пространство PPC, и обращение к ней производится без всяких функций, с банальным обращением по адресам.
Сюда же можно применить стандартные средства кэширования памяти и пр..

И делать свой контроллер надо только в том случае, если стандартный контроллер по каким-то причинам не подходит.

[D-Luxe]

Мне кажется, что автор темы излишне усложняет свою задачу.

На мой взгляд, задача должна решаться применением стандартного контроллера фирмы Xilinx (MPMC? или для SRAM применяется EMC? не помню).
В результате, эта самая память отображается в адресное пространство PPC, и обращение к ней производится без всяких функций, с банальным обращением по адресам.
Сюда же можно применить стандартные средства кэширования памяти и пр..

И делать свой контроллер надо только в том случае, если стандартный контроллер по каким-то причинам не подходит.

Стандартный контроллер xps_mch_emc_v1_00_a подходит, решил написать с нуля сам для опыта! Задумался как реализовать pipeline и burst mode, и вообще можно ли их реализовать вообще, и непонятно реализованы ли они в xps_mch_emc_v1_00_a.