SRAM controller Опции

[D-Luxe]

Задача написать SRAM контроллер для Cypress CY7C1471V33, который подключен к Virtex4.

Чтение из SRAM'ины осуществляет процессор PowerPC. Поскольку SRAM поддерживает пакетный ( burst ) и конвейерный ( pipeline ) режимы, то задумался как это реализовать.

Как процессор может программно выбирать эти режимы ? Ведь функции XIo_Out32, XIo_In32 производят чтение, запись по одному адресу.

Может это надо как-то связать с кэш-контроллером, никак не могу понять.

[Джеймс]

Поскольку SRAM поддерживает пакетный ( burst ) и конвейерный ( pipeline ) режимы, то задумался как это реализовать.
Как процессор может программно выбирать эти режимы ?

Выберите сами какой-нибудь один...

Я уже все по полочкам расписал, интерфейс PLB.

Пока объяснял, сам все понял, точно?

Только как происходит выдача данных процессору не совсем понятно. Как процессору передать считанный блок?

Через интерфейс PLB, вестимо.

как написать функцию, которая при выставлении запроса на чтение блока, возвращает массив данных, ведь для этого нужно задействовать пакетный режим по шине PLB.

Забудьте пока про НАПИСАТЬ, попробуйте сначала НАРИСОВАТЬ. Сначала структурную схему, потом временные диаграммы.
То, что вся память должна отображаться в адресное пространство, Вам уже сказали. Сейчас возьмите Вашу существующую Memory Map (она у вас ведь есть, не так ли?), посмотрите какого объема Ваша SSRAM, и где она будет располагаться.