Глюки при симуляции в Quartus Опции

[PoReX]

Доброго времени суток!
Совсем недавно начал разбираться с ПЛИСинами, в частности CPLD MAXII, и с VHDL'ем. Понадобилось создать элемент результат работы которого удовлетворяет таблице истинности. Составил СДНФ, минимизировал ее с помощью программы. В итоге получилась сокращенная ДНФ

Код

(!X1 & X2) | (X1 & !X2 & !X3 & !X4)

. Написал элемент на VHDL'е и приступил к симуляции. Вот тут и полезли непонятные вспески/провалы на выходе. Пробовал собрать тоже самое на логике, результат один и тот же. В чем может быть проблема, ума не приложу?
VHDL код, таблица и скриншот симуляции во вложении.

Прикрепленные файлы

 Archive.zip ( 27.31 килобайт ) Кол-во скачиваний: 27

 

[PoReX]

Собственно код:

Код

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
--++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
entity mod_Y is
    Port (     X1: in STD_LOGIC:='0';
            X2: in STD_LOGIC:='0';
            X3: in STD_LOGIC:='0';
            X4: in STD_LOGIC:='0';
            Y:out STD_LOGIC:='0');
end mod_Y;

architecture Y of mod_Y is
begin
Y<=((not X1) and X2)or (X1 and (not X2) and (not X3) and (not X4));
end Y;

Так бывает, когда логика асинхронная.
Если вы начинаете разбираться с языком, то учебник вам в помощь.
Почитайте Каршенбойма. В самом низу страницы - ссылки на статьи по HDL-кодированию.

А если сделать синхронизацию от какого-либо источника с частотой намного большей частоты изменения сигналов X1,X2...., наприме так:

Код

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
--++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
entity mod_Y is
    Port (     X1: in STD_LOGIC:='0';
            X2: in STD_LOGIC:='0';
            X3: in STD_LOGIC:='0';
            X4: in STD_LOGIC:='0';
            CLK: in STD_LOGIC:='0';
            Y:out STD_LOGIC:='0');
end mod_Y;

architecture Y of mod_Y is
begin
    process(CLK)
    begin
        if (CLK'event and CLK='1') then
            Y<=((not X1) and X2)or (X1 and (not X2) and (not X3) and (not X4));
        end if;
    end process;
end Y;

Такое решение имеет право на жизнь?

то что голова работает в булевой алгебре это хорошо, теперь еще немного пусть поработает что бы найти логическое объяснение этих иголок. Это же очевидно, особенно если Chip editor посмотреть

Мне как новичку не понятно Не могли бы Вы пояснить?

[bogaev_roman]

А если сделать синхронизацию от какого-либо источника с частотой намного большей частоты изменения сигналов
Такое решение имеет право на жизнь?

Имеет, только лучше засинхронизировать еще и входы.
Иголки возникают, т.к. Вы, видимо, проводите не функциональное моделирование, а временное. Соответственно, все элементы имеют определенную задержку + есть задержка на распространение сигнала.

Сообщение отредактировал bogaev_roman - May 6 2011, 07:31