Глюки при симуляции в Quartus Опции

[PoReX]

Доброго времени суток!
Совсем недавно начал разбираться с ПЛИСинами, в частности CPLD MAXII, и с VHDL'ем. Понадобилось создать элемент результат работы которого удовлетворяет таблице истинности. Составил СДНФ, минимизировал ее с помощью программы. В итоге получилась сокращенная ДНФ

Код

(!X1 & X2) | (X1 & !X2 & !X3 & !X4)

. Написал элемент на VHDL'е и приступил к симуляции. Вот тут и полезли непонятные вспески/провалы на выходе. Пробовал собрать тоже самое на логике, результат один и тот же. В чем может быть проблема, ума не приложу?
VHDL код, таблица и скриншот симуляции во вложении.

Прикрепленные файлы

 Archive.zip ( 27.31 килобайт ) Кол-во скачиваний: 27

 

[bav]

А если сделать синхронизацию от какого-либо источника с частотой намного большей частоты изменения сигналов X1,X2...., наприме так:

главное, чтобы CLK и X1...X4 были синхронны и фронт CLK чуть сдвинут относительно фронтов X1...X4

Мне как новичку не понятноsm.gif Не могли бы Вы пояснить?

синтезатор не настолько тупой, чтобы за него делать минимизацию функции...
на языках HDL обычно пишут поведенческую модель, перебросив оптимизацию, трассировку и т.п. соответствующему пакету