Нестабильный результат синтеза?, ISE 12.2, XST ,VHDL Опции

[KP580BM80]

В работающем, отлаженном процессе меняю конструкцию:
if (dk_tmp='1') then
fk_tmp <= not fk_tmp;
end if;
на:
fk_tmp <= fk_tmp xor dk_tmp;
и получаю нерабочую систему. В тесте на железе появляется порядка 1% ошибок. До замены их не было вообще!
Замечены и другие подобные нюансы. В чём могут быть грабли?

[VladimirB]

В работающем, отлаженном процессе меняю конструкцию:
if (dk_tmp='1') then
fk_tmp <= not fk_tmp;
end if;
на:
fk_tmp <= fk_tmp xor dk_tmp;
и получаю нерабочую систему. В тесте на железе появляется порядка 1% ошибок. До замены их не было вообще!
Замечены и другие подобные нюансы. В чём могут быть грабли?

потому что в первом случае если dk_tmp не равно '1' то, так как if неполный,
fk_tmp не изменяет своего состояния - т.е. синтезируется асинхронный триггер или latch

а во втором случае просто логика XOR.

учите схемотехнику

[des333]

потому что в первом случае если dk_tmp не равно '1' то, так как if неполный,
fk_tmp не изменяет своего состояния - т.е. синтезируется асинхронный триггер или latch

а во втором случае просто логика XOR.

учите схемотехнику

Скажите, на Ваш взгляд два этих куска кода различаются или нет?

Код

always_comb

begin
      if(rst)
         out = 1'b0;
      else
         out = out ^ en;
   end

Код

  
always @(*)
   begin
      if(rst)
         out = 1'b0;
      else
         if(en)
            out = !out;
end

[VladimirB]

Скажите, на Ваш взгляд два этих куска кода различаются или нет?

извиняюсь был неправ - не заметил что в случае с XORом сигнал сам с собой ксорится - в этом случае похоже тоже latch синтезируется

[KP580BM80]

извиняюсь был неправ - не заметил что в случае с XORом сигнал сам с собой ксорится - в этом случае похоже тоже latch синтезируется

Извиняюсь в свою очередь, но после ваших постов мой уровень понимания только снизился. Я считаю, что "fk_tmp <= fk_tmp xor dk_tmp" - защёлкой не является по причине нахождения в последовательном процессе, синхронизированном по клоку. Если я не прав в своём утверждении, то почему? Вы можете дать фрагмент правильного синхронного кода, реализующего переключение сигнала при наличии '1' на контрольном входе?

[tAmega]

... Я считаю, что "fk_tmp <= fk_tmp xor dk_tmp" - защёлкой не является...

Не надо "считать" или "не считать". Надо синтезировать проект и посмотреть что показывает RTL схема.
Строка "fk_tmp <= fk_tmp xor dk_tmp" вообще смысла не имеет.

Вот код, который даст операцию XOR синхронную

CODE

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.numeric_std.all;

entity xor_check is
port(
clk : in std_logic;
reset : in std_logic;
fk_tmp : in std_logic;
dk_tmp : in std_logic;
fk_tmp_out : out std_logic
);
end xor_check;

architecture struct of xor_check is

begin
process(clk,reset)
begin
if(reset = '1') then
fk_tmp_out <='0';
elsif(clk'event and clk='1') then
fk_tmp_out <= fk_tmp xor dk_tmp;
end if;
end process;
end struct;

Вот синхронный проект с сигналом разрешения

CODE

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.numeric_std.all;

entity xor_check is
port(
clk : in std_logic;
reset : in std_logic;
fk_tmp : in std_logic;
dk_tmp : in std_logic;
fk_tmp_out : out std_logic
);
end xor_check;

architecture struct of xor_check is

begin
process(clk,reset)
begin
if(reset = '1') then
fk_tmp_out <='0';
elsif(clk'event and clk='1') then
if(dk_tmp = '1') then
fk_tmp_out <= not fk_tmp;
else
fk_tmp_out <= fk_tmp;
end if;
end if;
end process;
end struct;