реклама на сайте
подробности

 
 
> Zero latency FIFO for Altera Stratix IV, Не нашел в инете готовых решений
SamuraY
сообщение May 31 2011, 19:25
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 93
Регистрация: 5-03-07
Из: Киев
Пользователь №: 25 900



Здравствуйте уважаемые знатоки! sm.gif Делаю проект для Stratix IV. Понадобилась очередь с нулевой задержкой между входом и выходом. Чтобы данные на выходе появлялись в том же цикле, в котором производится запись. Причем на встроенной памяти (на триггерах будет сильно расточительно). У мегафункции scfifo в режиме showahead (который мне и нужен) задержка составляет 1 цикл с нерегистриуемым выходом и 2 цикла в противном случае. Однако для микросхем Xilinx, на сколько я понял, их генератор мегафункций может создавать очереди с нулевой задержкой. Нашел патент Xilinx в котором описан принцип работы таких очередей. Почему подобных решений нет для Altera не знаю. Возможно из-за прав на интеллектуальную собственность, возможно я просто плохо искал. Посмотрел патент и с ходу не разобрался в принципе работы устройства. Для начала решил обратиться сюда на форум. Если у кого нибудь есть исходники такой очереди, буду очень признателен за помощь. В противном случае придется разбирать патент и пробовать делать самому sm.gif

Сообщение отредактировал SamuraY - May 31 2011, 21:44
Прикрепленные файлы
Прикрепленный файл  0_cycle_fifo.pdf ( 513.66 килобайт ) Кол-во скачиваний: 48
 
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th July 2025 - 22:07
Рейтинг@Mail.ru


Страница сгенерированна за 0.01365 секунд с 7
ELECTRONIX ©2004-2016