Здравствуйте уважаемые знатоки! Делаю проект для Stratix IV. Понадобилась очередь с нулевой задержкой между входом и выходом. Чтобы данные на выходе появлялись в том же цикле, в котором производится запись. Причем на встроенной памяти (на триггерах будет сильно расточительно). У мегафункции scfifo в режиме showahead (который мне и нужен) задержка составляет 1 цикл с нерегистриуемым выходом и 2 цикла в противном случае. Однако для микросхем Xilinx, на сколько я понял, их генератор мегафункций может создавать очереди с нулевой задержкой. Нашел патент Xilinx в котором описан принцип работы таких очередей. Почему подобных решений нет для Altera не знаю. Возможно из-за прав на интеллектуальную собственность, возможно я просто плохо искал. Посмотрел патент и с ходу не разобрался в принципе работы устройства. Для начала решил обратиться сюда на форум. Если у кого нибудь есть исходники такой очереди, буду очень признателен за помощь. В противном случае придется разбирать патент и пробовать делать самому
Сообщение отредактировал SamuraY - May 31 2011, 21:44
Причем на встроенной памяти (на триггерах будет сильно расточительно).
Встроенная для stratix iv это M9K или M144K, а у них между записью и появлением значения на выходе минимум такт задержки (т.е. физически они сделаны так, что на адресном входе и входе данных стоит триггер - задержка один такт, так же стоит триггер на чтение, но его можно отключить и Вы это и сделали в режиме showahead), так что только на триггерах без задержки.
можно и на ней сделать такое фифо. я делал для своего опенсорсного проекта, но не выложил, т.к. не успел все закончить
Может опишете коротко суть, было бы интересно? Смотрю в chipplanner на реализацию M9K - все входы перед памятью заводятся на регистры (адреса, данные, разрешения), понятно, что чтение из памяти можно сформировать заранее, но запись то заранее сформироваь нельзя?
Zero latency FIFO for Altera Stratix IV, Не нашел в инете готовых решений
May 31 2011, 19:25
Делаю проект для Stratix IV. Понадобилась очередь с нулевой задержкой между входом и выходом. Чтобы данные на выходе появлялись в том же цикле, в котором производится запись. Причем на встроенной памяти (на триггерах будет сильно расточительно). У мегафункции scfifo в режиме showahead (который мне и нужен) задержка составляет 1 цикл с нерегистриуемым выходом и 2 цикла в противном случае. Однако для микросхем Xilinx, на сколько я понял, их генератор мегафункций может создавать очереди с нулевой задержкой. Нашел патент Xilinx в котором описан принцип работы таких очередей. Почему подобных решений нет для Altera не знаю. Возможно из-за прав на интеллектуальную собственность, возможно я просто плохо искал. Посмотрел патент и с ходу не разобрался в принципе работы устройства. Для начала решил обратиться сюда на форум. Если у кого нибудь есть исходники такой очереди, буду очень признателен за помощь. В противном случае придется разбирать патент и пробовать делать самому 
