ModelSim Altera и задержки., ModelSim не учитывает задержки Опции

[nmurzin]

Здравствуйте.

Работаю на Quartus9.1. Для моделирования использую ModelSim Altera.

Проблема в том, что картинки которые рисует ModelSim не учитывают задержки распространения сигнала
внутри ПЛИС (мне так кажется).

Запускаю ModelSim после компиляции проекта прямо из квартуса с помощью меню
Tools-> Run EDA Simulation Tools -> EDA Gate Level Simulation...
Пишу тест бенч.
У меня есть сигнал A на входе ПЛИС и зависящий от него сигнал B на выходе ПЛИС.
Так вот ModelSim рисует картинки так, что сигнал B мгновенно повторяет сигнал A. Чего конечно не может быть.

Есть ли средство, чтобы ModelSim рисовал относительно реальные картинки ?
Может я что-то не так делаю ?

[nmurzin]

При запуске ModelSim Altera из квартуса выполняется файлик TOPLevel_run_msim_gate_vhdl.do
который содержит следущее:
transcript on
if {[file exists gate_work]} {
vdel -lib gate_work -all
}
vlib gate_work
vmap work gate_work
vcom -93 -work work {TOPLevel.vho}

Потом я компилирую свой TestBench командой
vcom -reportprogress 300 -work work myWork/toplevel_vhd_tst.vht

Теперь надо создать симуляцию.
Раньше я делал это командой
vsim -voptargs=+acc work.toplevel_vhd_tst
не помню откуда я ее взял. В итоге задержки не учитываются.

Изучайте матчасть (в смысле, ModelSim) : http://www.altera.com/literature/hb/qts/qts_qii53001.pdf

Изучаю мат ее часть.
В ней на странице 11 приведен Example 2–5. для запуска Gate-Level Timing Simulation:

vsim +transport_int_delays +transport_path_delays -sdftyp \
<instance path to design> = <path to SDO file> -L work \
-L stratixiii -L altera work.testbench

Помогите мне правильно написать эту команду для моего случая.
ПЛИС - MAXII EPM570T144C5
VHDL Output file - TOPLevel.vho
sdo Файл - TOPLevel_vhd.sdo
TestBench - toplevel_vhd_tst

Пробовал так
vsim +transport_int_delays \
+transport_path_delays \
-sdftyp i1 = TOPLevel_vhd.sdo \
-L work \
-L maxii \
-L altera work.toplevel_vhd_tst

Тогда ModelSim пишет следующее:
# vsim +transport_int_delays +transport_path_delays -L work -L maxii -L altera -sdftyp i1 = work.toplevel_vhd_tst
# ** Error: (vsim-SDF-3196) Failed to find SDF file "i1".
# Error loading design

Пробовал так:
vsim +transport_int_delays +transport_path_delays -L work -L maxii -L altera -sdftyp TOPLevel_vhd.sdo work.toplevel_vhd_tst
Тогда ModelSim пишет следующее:
# Loading instances from TOPLevel_vhd.sdo
# ** Error: (vsim-SDF-3250) TOPLevel_vhd.sdo(1102): Failed to find INSTANCE 'BoardSelected_rg'.
# Длинный список не найденных экземпляров....

Что же ему написать, чтобы он сделал мне Gate-Level Timing Simulation ?

[gosu-art]

Потом я компилирую свой TestBench командой
vcom -reportprogress 300 -work work myWork/toplevel_vhd_tst.vht

А вы попробуйте прикрутить тестбенч там же в настройках... Должно получится примерно следующее:

Код

transcript on
if {[file exists gate_work]} {
    vdel -lib gate_work -all
}
vlib gate_work
vmap work gate_work

vlog -vlog01compat -work work +incdir+. {TOP_SW_ISA.vo}

vlog -vlog01compat -work work +incdir+C:/altera/91/quartus/MB2355_SW_HOST_AND_SLAVE/simulation/modelsim {C:/altera/91/quartus/MB2355_SW_HOST_AND_SLAVE/simulation/modelsim/TOP_SW_ISA_TB.v}

vsim -t 1ps +transport_int_delays +transport_path_delays -L altera_ver -L cycloneiii_ver -L gate_work -L work -voptargs="+acc" UUT

add wave *
view structure
view signals
run -all