Посчитать задержку заспространения сигнала в цифровых цепях, PCB Editor Опции

[Hoodwin]

Вот такая задачка: имеется проект печатной платы в PCB Editor, есть вся топология, stack up, ошибок разводки нет.
Среди всего прочего есть шина DDR2 памяти, которую хочется обсчитать по задержкам. Есть ли способ это сделать более менее тривиально, путем тыка мышкой в два пада, между которыми меня интересует задержка?

P.S. Собственно, даже плата уже сделана, и проект вчерне работает. Хочется оптимально настроить времянки FPGA, а для этого интересно, какие внешние задержки на плате есть. До этого я пробовал считать с помощью калькулятора в интернете, который дает задержку примерно в 56 пс/см для проводников 0.1 мм с зазором до слоя земли тоже в 0.1 мм . Теперь вот думаю, ограничиться этой прикидкой или пытаться точнее считать?
Вообще, судя по длинам цепей, задержка довольно небольшая выходит, порядка 60-85 пс на все цепи данных, а период тактовой частоты примерно 5000-5500 пс. Наверное, проще ограничиться оценкой...

[Uree]

Чтобы показало цифры нужно ему сказать Analyze (F9).

А с такими длинами да, что-то еще вычислять нет смысла - длины на платах соизмеримы с длинами на подложке ПЛИС. И где-то, не помню где, встречал обоснование отсутствия необходимости выравнивания длин, если задержки на линии меньше то ли 1/4 длительности периода сигнала, то ли 1/4 длительности фронта сигнала... не могу вспомнить, и найти тоже не могу где такое видел. Если кто найдет - поделитесь ссылкой на инфу. Кажется там через теорию длинных линий и отражений в них обоснование было сделано.