Гуру Xilinx подскажите что не так делаю ?, проблемы с BUFIO и задержками(+) Опции

[des00]

У меня стоит ФПГА v4sx35-668-10 и в пару к ней ДСП от тиая. Между собой завязаны по EMIF интерфейсу. В качестве опорного дезайна я использую
http://www.xilinx.com/bvdocs/appnotes/xapp753.pdf

Выбрал вариант Block RAM Used as Memory with Front-Side Flip-Flops (входные сигналы пропускаються через тригеры во входных ячейках), модифицировал как мне нужно,
синтез проходит нормально, но вот с разводкой проблемы, а именно

я использую в качестве процессорного клока сигнал EMIF_CLK, что идет с процессора на ногу #B17# 668 пинового корпуса. По даташиту ug075.pdf эта нога имеет описание B17 - IO_L7P_GC_LC_3 , т.е. может быть использована для сигналов клока и может быть подключена к клоквым буферам BUFG, BUFIO. (ug070.pdf)
Но цепочка из реф. дезайна, а именно IBUF -> BUFIO -> BUFR не собираеться, плейсер (7.1сп4) ругаеться на ошибку

The reason for this issue:
Some of the logic associated with this structure is locked. This should cause
the rest of the logic to be locked. A problem was found where we should
place BUFIO emifmodule/ClkIoBuf off the edge of the chip in order to satisfy
the relative placement requirement of this logic. The following components
are part of this structure:
IOB e_clk
BUFIO emifmodule/ClkIoBuf
BUFR emifmodule/ClkBufr

Если убрать BUFIO то проект собираеться, но тайминги по задержкам полностью разваливаються. (файл констрейнов я прописал аналогично реф. дезайну).
Что и не мудренно, т.к. в этом случае задержка по сигналу клока, которая идет с блока IDELAY, с дефолтными настройками составляет порядка 10нс.

Если заменить BUFIO на BUFG, то проект разводиться (правда констрейны не выполняються).
Тут у меня первый вопрос: Почему к пину, который может быть использован для клока подключаеться BUFG, но не подключаеться BUFIO ?

Второй вопрос очень простой, в реф. дезайне в файле констрейнов есть строки:

INST "DspCEn" TNM = "DspPads";
INST "DspEA*" TNM = "DspPads";
INST "DspSOEn" TNM = "DspPads";
INST "DspSWEn" TNM = "DspPads";
INST "DspED*" TNM = "DspPads";
TIMESPEC "TS_03" = FROM "DspPads" TO "FFS" 1.4ns;

Как они добиваються задержки распространения сигнала от входа до тригера в 1.4 нс, БЕЗ использования IDELAYCTRL блоков (в коде реф.дезайна их нет). Ведь IDELAY с параметром (IOBDELAY_TYPE = DEFAULT) дает задержку в 10ns, (Table 30 ds302.pdf) ??

ЗЫ. Если вопросы глупые просьба не пинать, первый раз с таким столкнулся

Заранее спасибо.

Сообщение отредактировал des00 - Mar 13 2006, 16:07

[oval]

Спасибо всем за участие, проблема разрешилась:
Сыплю голову пеплом, как я не обратил внимание, что EclkOutx идет на пин 3 го банка, а все остальные 5 го банка. Естественно что локальные буферы BUFR не могут в этом случае быть использованы.
Законектил клок на IBUFG и пропустил его через DCM. Пописал констрейны на OFFSET и заработало с пол-пинка, при этом задержка от пина до входа тригера составила всего 1.55нс.

Еще раз всем спасибо!

Практически это я и имел ввиду, только разве что в отношение буферов BUFIO