не видно сигнала на входе, SignalTap всегда '0', статус от DSP Опции

[DevL]

Quartus выдает
Node vs:dreq was determined to be a clock but was found without an associated clock assignment

Код

vs_dreq:        in std_logic;

и сигнала нет в SignalTap, те '0' всегда , что не должно по идее быть
так как это выход другой, внешней DSP...

что именно значит вообщение и как лучше лечить?

[tAmega]

Это значит, что сигнал используется в дизайне как клок, то есть идет отработка других сигналов по фронту данного, но сам этот клок не использует ни один глобальный клок буфер.
Лечится так, сигнал вводится в чип через клок буфер.

[DevL]

Это значит, что сигнал используется в дизайне как клок, то есть идет отработка других сигналов по фронту данного, но сам этот клок не использует ни один глобальный клок буфер.
Лечится так, сигнал вводится в чип через клок буфер.

ага, понял, можно попросить еще насчет клок буфера просвятить? в деталях и/или примерах