не видно сигнала на входе, SignalTap всегда '0', статус от DSP Опции

[DevL]

Quartus выдает
Node vs:dreq was determined to be a clock but was found without an associated clock assignment

Код

vs_dreq:        in std_logic;

и сигнала нет в SignalTap, те '0' всегда , что не должно по идее быть
так как это выход другой, внешней DSP...

что именно значит вообщение и как лучше лечить?

[tAmega]

Это значит, что сигнал используется в дизайне как клок, то есть идет отработка других сигналов по фронту данного, но сам этот клок не использует ни один глобальный клок буфер.
Лечится так, сигнал вводится в чип через клок буфер.

[des00]

но сам этот клок не использует ни один глобальный клок буфер. Лечится так, сигнал вводится в чип через клок буфер.

вот этого, это точно не значит и лечится по другому %)

[DevL]

вот этого, это точно не значит и лечится по другому %)

ok, покопал твои статьи по TimeQuest и решил все это

Код

create_clock -name clk12MHz -period 12MHz [get_ports {vs_dreq}]

set_clock_groups -exclusive -group {clk12MHz}