Как обойти Critical Warning: PLL clock output ... feeding the core has ill Опции

[iiv]

Всем привет,

есть у меня незадачка - хочу с четверного циклона (6-ой спидгрейд) по 64 ногам получить длинный, около 10-100нс импульс, но слегка рассогласованный между ногами. Величину рассогласования хочется задать цифрой, и она должна быть чем точнее, тем лучше. В идеале, хотел бы задавать эту величину рассогласования с точностью порядка 0.5нс.

Написал простенький пример, который скомпилился квартусом. Весь пример со всеми результатами компиляции приаттачил, для наглядности. В нем я зачитываю по а-ля SPI числа - задержки рассогласования, строю блоки единиц и нулей для начала и конца сигнала, и засылаю со всей дури в каждый канал.

В качестве несущей частоты выставил 800МГц, получаемой из 50МГц внешнего клока 16-ти кратным умножением.

Дизайн компилится, слаков нет. В железо еще не засовывал, так как оно еще не дошло до меня. Есть подозрительные вещи, а именно:

1. Вот такой ворнинг: Critical Warning: PLL clock output my_pll:my_pll_module|altpll:altpll_component|my_pll_altpll:auto_generated|wire_p
ll1_clk[0] feeding the core has illegal output frequency of 800.0 MHz that must be less than 472.6 MHz

из которого возникает большое подозрение, что логика внутри кристалла не может клочится на частотах выше 472.6 МГц. В то же время, слаков-то нет, скажите, пожалуйста, что я здесь не правильно понимаю?

2. FMax обалденный, 988МГц, но вот Restricted FMax уже 500МГц с припиской limit due to minimum period restriction (tmin) Хорошо, допустим, я не имею права работать больше 500МГц, но почему опять слаков нет?

Вдруг кому будет не сложно, помогите, пожалуйста, доходчиво мне объяснить что же здесь происходит!

Еще вопрос. Может я на не правильном пути, может мне эту задержку логикой делать надо? С ходу на раз не придумал как. Вдруг кто сможет, посоветуйте, мне пожалуйста, как!

Спасибо

ИИВ

[des00]

есть у меня незадачка - хочу с четверного циклона (6-ой спидгрейд) по 64 ногам получить длинный, около 10-100нс импульс, но слегка рассогласованный между ногами. Величину рассогласования хочется задать цифрой, и она должна быть чем точнее, тем лучше. В идеале, хотел бы задавать эту величину рассогласования с точностью порядка 0.5нс.
...
В качестве несущей частоты выставил 800МГц, получаемой из 50МГц внешнего клока 16-ти кратным умножением.

на сыклонах это невозможно

Дизайн компилится, слаков нет. В железо еще не засовывал, так как оно еще не дошло до меня. Есть подозрительные вещи, а именно:

незнаю как у вас, у меня ква кричит благим матом о том что все в слаках, начиная от тактовой, заканчивая данными.

Может я на не правильном пути, может мне эту задержку логикой делать надо?

задержки кратные тактовой частоте - на логике, триггеры в выходных пинах + отключение задержек в выходных пинах. остальные задержки на специальных микросхемах.

[iiv]

Огромное спасибо Вам, des00 за советы и ответы!

незнаю как у вас, у меня ква кричит благим матом о том что все в слаках, начиная от тактовой, заканчивая данными.

правильно ли я понимаю, что даже если у меня в TimeQuest Timing Analyzer -> Report Top Failing Paths ничего нет, то это не означает, что все в порядке. При этих настройках у меня в Minimum Pulse Width Summary слаки показывал.

Еще вопрос, скажите, пожалуйста, чем Fast от Slow 1200mV 0c Model Summary отличаются. Сейчас поставил клок с PLL 500MHz и все разделы со Slow не содержат слаков, а вот в Fast такое происходит, только если частоту уронить до 344МГц.

Спасибо

ИИВ

[des00]

правильно ли я понимаю, что даже если у меня в TimeQuest Timing Analyzer -> Report Top Failing Paths ничего нет, то это не означает, что все в порядке. При этих настройках у меня в Minimum Pulse Width Summary слаки показывал.

да именно так, полное отсутствие ошибок, там где они вероятны должно настораживать. Проверяется это просто, командой report_all_paths

чем Fast от Slow 1200mV 0c Model Summary отличаются. Сейчас поставил клок с PLL 500MHz и все разделы со Slow не содержат слаков, а вот в Fast такое происходит, только если частоту уронить до 344МГц.

моделями задержек. для самого быстрого/медленного чипа из серии, при питании ядра 1.2В и 0 градусов цельсия. чем быстрее чип, тем сложнее у него уложить по холду, т.к. задержки уменьшаются