реклама на сайте
подробности

 
 
> Critical Warning от TimeQuest, Помогите понять смысл сообщения
nmurzin
сообщение Jul 18 2011, 08:48
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 94
Регистрация: 24-11-10
Из: г.Зеленоград
Пользователь №: 61 141



Здравствуйте.
Помогите пожалуйста разобраться с сообщением "Timing requirements not met" от TimeQuest.
Работаю в Quartus 9.1 делаю проект для Cyclon3.

В проекте используются два клока:
Strob - с периодом 40 ns, приходит с улицы.
Clk100Mhz - с периодом 10 ns, приходит с PLL.
Тригер Op4_1 тактируется клоком Strob.
Тригер abusValid_rg тактируется клоком Clk100Mhz.

Собрана схема где происходит следующее (приложил TechnologiMap.jpg):

Тригер Op4_1 захлопавает '1' по некоторому условию.
Тригер abusValid_rg захлопывает значение Op4_1 то есть ту же '1', но уже на своей частоте.
Значение тригера abusValid_rg = '1' является условием сброса тригера Op4_1.

При компиляции проекта TimeQuest выдает сообщение об ошибке.
Приложил CompilationReport.jpg и TimeQuest.jpg

Если я в sdc файле использую для Clk100Mhz дерективу set_clock_groups -exclusive,
то все компилируется без ошибок.

Но все таки очень хочется понять, о чем меня хотел предупредить TimeQuest ?
Гляжу на информацию в отчетах, но ни как не могу понять, что ему не нравиться ?

Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Cordroy
сообщение Jul 18 2011, 10:59
Сообщение #2


Участник
*

Группа: Свой
Сообщений: 65
Регистрация: 13-09-10
Из: Israel
Пользователь №: 59 464



Цитата(nmurzin @ Jul 18 2011, 11:48) *
Если я в sdc файле использую для Clk100Mhz дерективу set_clock_groups -exclusive,
то все компилируется без ошибок.

Но все таки очень хочется понять, о чем меня хотел предупредить TimeQuest ?
Гляжу на информацию в отчетах, но ни как не могу понять, что ему не нравиться ?


1) exclusive ставить нельзя, потому как клоки да, зависимые (я полагаю что ПЛЛ запущен в *нормальном* режиме).
2) Removal - это аналог hold violation для асинхронных ресетов у регистров. Я бы предложил сбрасывать вашу схему по цепочке: т.е.
ресет(Clk100Mhz) подключен к ресет(Strob) через 2-х регистровый синхронизатор. Тогда можно будет на ругательства не обращать внимания.

А вообще есть целая теория по анализу начальных условий:
см. док на альтеровском форуме.

Пример 2-х регистрового сихронизатора для ресета:


(В вашем случае FastClk - это Clk100Mhz)

Сообщение отредактировал Cordroy - Jul 18 2011, 11:00
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 09:47
Рейтинг@Mail.ru


Страница сгенерированна за 0.38939 секунд с 7
ELECTRONIX ©2004-2016