не видно сигнала на входе, SignalTap всегда '0', статус от DSP Опции

[DevL]

Quartus выдает
Node vs:dreq was determined to be a clock but was found without an associated clock assignment

Код

vs_dreq:        in std_logic;

и сигнала нет в SignalTap, те '0' всегда , что не должно по идее быть
так как это выход другой, внешней DSP...

что именно значит вообщение и как лучше лечить?

[vadimuzzz]

и сигнала нет в SignalTap, те '0' всегда , что не должно по идее быть
так как это выход другой, внешней DSP...

а по какому клоку он защелкивается в сигналтапе?

[DevL]

а по какому клоку он защелкивается в сигналтапе?

глобальному clk

ожидаемый dreq сигнал не привязат на частоты , он стабильно 0 или 1 ,
но у меня пока только 0, всегда - что и странно.... не думаю что signaltap правильно показывает,
ну или DSP барахлит....

пока что хочу убрать все ссвязанные Quartus сообщения...

[EugeneS]

глобальному clk

ожидаемый dreq сигнал не привязат на частоты , он стабильно 0 или 1 ,
но у меня пока только 0, всегда - что и странно.... не думаю что signaltap правильно показывает,
ну или DSP барахлит....

пока что хочу убрать все ссвязанные Quartus сообщения...

Попробуй применить "auto_global_clock off" на dreq.

А Signaltap вообще не любит асинхронных к его clock'у сигналов.
Если приспичило, создай другой instance и заводи через trigger in.