реклама на сайте
подробности

 
 
> паузы при доступе к статической RAM в i.MX51 от DiGi
andrewg
сообщение Jul 12 2011, 19:30
Сообщение #1





Группа: Новичок
Сообщений: 9
Регистрация: 24-10-05
Из: Питер
Пользователь №: 10 042



Имеем плату от Digi i.MX51.
К ней у нас вешается Альтера как 16 бит асинхронная статическая память с временем доступа записи 30 нс. и чтения 40 нс. Из управления нужны только CS, RD, WR и 8 проводов адреса. Всё это удалось настроить и для первых раз терпимо работает.
Но есть проблема. Между циклами доступа (неважно, RD или WR) процессор вставляет паузы по 170нс. Т.е., CS в нуле 30 нс, в единице 170 нс, в нуле 30 нс ... и т.д. Соответственно, время периода выполнения учебного цикла:

for (i=0;i<XXXX,i++)
{ data16= INREG16(pPORT); }

200 нс а не 30нс.

где pPORT - отмапленное на нужный адрес значение ... (и всё такое правильное, CS то дёргается и данные правильные...). Так же не важно, цикл RD или WR, 8 бит или 16 - разумеется надо инициализировать по разному для конкретного набора. Все равно, пауза 170 нс. между двумя последовательными циклами обращения железно держится.

Однако, изучение даташитов НЕ показывает, что пауза между (да ещё такая) циклами должна быть.
Замучались искать засаду. Даташиты огромные. Есть ли у кого какие идеи в какую область посмотреть?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
andrewg
сообщение Jul 20 2011, 17:33
Сообщение #2





Группа: Новичок
Сообщений: 9
Регистрация: 24-10-05
Из: Питер
Пользователь №: 10 042



Да, во всех случаях при всех экспериментах имело место 170 нс. между нарастающим и спадающим фронтом -CS.
Различным программированием разных регистров предсказуемо меняется длительность -CS, положение data/address valid внутри (и даже снаружи ! при некорректном программировании), гуляют фронты -WR и -RW... и т.д. Но пауза между нарастающим и спадающим фронтами -CS стоит железно - 170 нс...

Ещё появилась мысль, для благородного общества. С большой вероятностью можно ожидать, что весь код цикла ядром процессора будет выполняться во время цикла шины (40, 30 и даже 20нс) и вообще отсутствие паузы между соседними циклами шины на данном процессоре вполне возможная вещь. Меня бы и это устроило - фронтов -WR / -RD хватит.

Но мы упорно видим 170...
-----------------------------
Да простят меня модераторы за оффтоп. Не могу удержаться от всяких улыбок... Господа, вы будете смеяться, но я пишу из кардиологической реанимации, где чувствую себя уже превосходно sm.gif sm.gif sm.gif



Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st July 2025 - 19:54
Рейтинг@Mail.ru


Страница сгенерированна за 0.01423 секунд с 7
ELECTRONIX ©2004-2016