Рассинхронизация двух IP FIFO Xilinx Опции

[Kirill_Good]

По ошибке создал не в той ветке прошлое сообщение.

Здравствуйте!

У меня в работе прошивки возникают ошибки, мое предположение из за рассинхронизации двух одинаковых IP FIFO. Опишу принцип работы : 2 ФИФО шириной по 1024 бита, чтобы хранить 2048 битные значения. Сигналы на запись подаются одновременно, сигналы на чтение тоже. ФИФО со стороны записи тактируется 15 МГц, со стороны чтения 30 МГц. Чтение происходит в момент not_empty_fifo1 and not_empty_fifo2. Ошибка заключается в том, что данные в некоторые моменты времени приходят первая часть 1024 верные вторая 1024 неверные, эти моменты времени периодичностью не выделяются.

Верно ли мое предположение?

Спасибо!

[Hoodwin]

Тогда еще два вопроса:
1) Почему два FIFO, а не одно на 2048 бит?
2) Собственно выбран IP с явной поддержкой двух независимых доменов тактовой частоты, или нет?

[Kirill_Good]

Тогда еще два вопроса:
1) Почему два FIFO, а не одно на 2048 бит?
2) Собственно выбран IP с явной поддержкой двух независимых доменов тактовой частоты, или нет?

1) диапазон у ip от 1 до 1024
2) да, два домена

[Bad0512]

1) диапазон у ip от 1 до 1024
2) да, два домена

Какова глубина FIFO?
Переполнение не происходит? Учтите, что у Xilinx FIFO получается глубиной на 1 меньше заявленной,
к примеру 1023 при ожидаемой глубине 1024.
Ещё есть фишка с флажками - они опаздывают на 1 такт. Поэтому в некоторых случаях приходится вставлять
принудительную задержку на 1 клок в стэйт машине обработки фифо.

[ivanoffer]

Не надо ни чего вставлять, все уже придумано и сделано. При синтезе IP поставьте флажок на "Read Port Handshaking" и
данные у себя в проекте захватывайте по сигналу valid. Дальше, строб записи и "момент not_empty_fifo1 and not_empty_fifo2"
желательно (рекомендую) сделать синхронным относительно тактов записи и чтения соответственно.

[Bad0512]

Не надо ни чего вставлять, все уже придумано и сделано. При синтезе IP поставьте флажок на "Read Port Handshaking" и
данные у себя в проекте захватывайте по сигналу valid. Дальше, строб записи и "момент not_empty_fifo1 and not_empty_fifo2"
желательно (рекомендую) сделать синхронным относительно тактов записи и чтения соответственно.

Вы неправильно поняли вопрос. Речь тут идёт не о задержке данных на выходе относительно строба чтения, а совсем о другом.
Речь идёт о том, что флажки по уровню данных в фифо появляются с запозданием на 1 клок. И это необходимо учитывать.
А как вам приспичит формировать сигнал валидности - пользоваться сигналом valid либо сдвигать на 1 такт строб чтения - это к теме отношения не имеет.
Рекомендация привязать строб записи к клокам записи звучит весьма банально, без выполнения этого условия вообще ничего работать не будет.
Сигналы типа "not_empty_fifo1 and not_empty_fifo2" тоже привязывать к клокам чтения не нужно - они и так уже привязаны к этим клокам внутри блока фифо.
Лишняя привязка только добавляет задержку.

[ivanoffer]

Не оспариваю очевидные вещи. Учитывать задержку можно самому, а можно воспользоваться готовым решением.
Рекомендация по привязке флажков к клокам предложена как вариант помощи, когда есть непонимание причины
происхождения сбоев. А вообще в подобных ситуациях ставлю тестовый поток имитации входных данных
(допустим счетчик), который включаю по команде извне.

[Bad0512]

Не оспариваю очевидные вещи. Учитывать задержку можно самому, а можно воспользоваться готовым решением.
Рекомендация по привязке флажков к клокам предложена как вариант помощи, когда есть непонимание причины
происхождения сбоев. А вообще в подобных ситуациях ставлю тестовый поток имитации входных данных
(допустим счетчик), который включаю по команде извне.

Безусловно, симуляция (Modelsim,Questa или ActiveHDL) была бы крайне полезна автору для понимания логики работы ФИФО.
Как правило функциональная симуляция (без учёта задержек в кристалле) снимает 95% вопросов типа "почему не работает?" или "почему работает не так как надо?".