Про ПЛИС и VHDL, Некоторые вопосы Опции

[Грендайзер]

Всем доброго времени суток. Есть такой вопросик... недавно нарвался в интернете на буржуинском сайте такой кодик, его часть выглядит следующим образом:

entity DIVIDER is
port (CLK_IN : in Std_logic;
RESET : in Std_logic;
SPD :in Integer;
CLK_OUT :out Std_logic);
end;



Сначала подумал, что какая то ошибка, но потом проверил вбив подобную строчку в ксилинксовский ISE и... он это дело захавал
Никак не могу понять, как порт цифровой микросхемы, может иметь значение отличное от битового? Что это значит то? Как трактовать, что нога у плисины это integer?

[Грендайзер]

С плавающей или с фиксированной запятой, значения не имеет... В случае оперирования десятичными числами, округления до 4-ого знака, будит вполне достаточно.

Насчет integer. Т.е., например, std_logic_vector (105 downto 23) - у Вас вопросов не вызывает? Назначение в VHDL типа с плавающей точкой (REAL), физических типов (TIME) для Вас очевидно? Если да, то чего нервничаете так?

Не допонял, что Вы имеете в виду? Причём тут real или time? Их же синтезировать всёрано не выйдет...

[R.A.K.]

С плавающей или с фиксированной запятой, значения не имеет...

Имеет. Надо выбрать.

В случае оперирования десятичными числами, округления до 4-ого знака, будит вполне достаточно.

Что значит "оперирования десятичными числами"? Делитель для BCD-кодов? Выражайтесь точнее.

Не допонял, что Вы имеете в виду? Причём тут real или time? Их же синтезировать всёрано не выйдет...

То, что VHDL не только для синтеза используют. На нем еще тест-бенчи пишут. И тот вышеуказанный Вами делитель с "буржуйского сайта" (ссылку привели бы что-ли...) возможно и не для синтеза был написан (хотя и синтезируется).