Контроллер SDRAM, Вопросы и детали синтеза Опции

[Волощенко]

Всем привет!
Намерен синтезировать собственный контроллер SDRAM на FPGA Stratix II 2S60, в данном случае в Quartus 7.2, но вне SOPC, и без NiosII. Есть вопросы, может кто-то знает ответ.

1. В описании на SDRAM (у меня это MT46V16M16P-6T) для выполнения команд WRITE, необходимо выдержать время tDH, необходимое для предварительной установки данных на шине DQ перед фронтом/спадом сигнала стробирования DQS этих данных. Для MT46V16M16P-6T оно должно быть более 0.4ns (очень малое, но есть).
Если строить FSM контроллера, например, с тактовой частотой 100МГц, то не ясно как выдержать tDH и избежать гонок, то есть сигнал DQS нужно гарантированно задержать. Кто и как решил эту задачу?

[Kuzmi4]

2 des00
не подскажите как понимать самый последний констрейн:

Код

set_output_delay -clock sdram_clk_pin -min [expr 1 – (1.0 + 0.4)] <ports>

По идее можно всандалить (аки сферический конь в вакууме)
set_output_delay -clock sdram_clk_pin -max $tsu <ports>
set_output_delay -clock sdram_clk_pin -min -$th <ports>
И если предпоследний констрейн вписывается в задание $tsu, то не ясно почему для $th такое выражение в документе??

[des00]

не подскажите как понимать самый последний констрейн:

кхм

Код

Output maximum delay value = maximum trace delay for data + tSU of external register - minimum trace delay for clock
Output minimum delay  = minimum trace delay for data - tH of external register – maximum trace delay for clock