Как изменить скважность, Совет нужен... Опции

[alexPec]

Всем добрый день. Задача такая: есть генератор (дифференциальный), чистый, с малым фазовым шумом. Он генерит импульсы LVDS со скважностью 50/50. Надо изменить эту скважность с пропорцией примерно 80/20. Суть такая. Генератор фронтом импульса защелкивает в УВХ АЦП входное значение сигнала, поэтому важно сохранить момент фронта импульса. Спад импульса может по времени гулять в пределах 80 +/- 10..15% периода. В устройстве есть ПЛИС, логично конечно завести генератор туда, а там встроенным PLL сформировать что нужно с любой пропорцией, но фазовый шум фронта выходных импульсов с PLL ни в какие ворота не лезет. Что посоветуют гуру?

Заранее благодарен.

[тау]

Суть такая. Генератор фронтом импульса защелкивает в УВХ АЦП входное значение сигнала, поэтому важно сохранить момент фронта импульса. Спад импульса может по времени гулять в пределах 80 +/- 10..15% периода.

обычно АЦП хочет иметь на входе 50/50% . Если имеется чистый клок с такой скважностью- почему бы его не подать на тактирование АЦП ?

Зачем подавать на АЦП импульс с нестабильным во времени " +/- 10..15% периода" спадом если можно без этого обойтись ? А в том месте где нужна задержка на 20% от периода (надеюсь что это уже не АЦП) , там поставить просто линию задержки например, или любой подходящий формирователь .

Делать же кривой импульс с стабильным "нешумящим" фронтом и нестабильным , читай "шумящим" спадом, и подавать это на клок АЦП - гиблая затея. Шум спада в большей или меньшей степени отразится в шуме фронта.

Сообщение отредактировал тау - Aug 2 2011, 19:38

[alexPec]

обычно АЦП хочет иметь на входе 50/50% . Если имеется чистый клок с такой скважностью- почему бы его не подать на тактирование АЦП ?

Зачем подавать на АЦП импульс с нестабильным во времени " +/- 10..15% периода" спадом если можно без этого обойтись ? А в том месте где нужна задержка на 20% от периода (надеюсь что это уже не АЦП) , там поставить просто линию задержки например, или любой подходящий формирователь .

Делать же кривой импульс с стабильным "нешумящим" фронтом и нестабильным , читай "шумящим" спадом, и подавать это на клок АЦП - гиблая затея. Шум спада в большей или меньшей степени отразится в шуме фронта.

АЦП AD7356, привожу картинку работы. В доке написано выборка производится по спаду CS (перепутал, написал по фронту в предыдущих постах). Так вот этот спад надо и стабильным (во времени) сделать, т.е. с малым джитером. SCLK пойдет однозначно с ПЛИС, там можно и гряззный клок. В общем спад такой есть, НО если он (АЦП) обнаружит фронт CS раньше 10 клоков SCLK (а при скважности CS 50/50 так и будет) он уходит в power-down, а это мне не надо, а если формировать фронт CS после 10-го клока SCLK то получается скважность CS должна быть примерно 20/80. Т.е. когда CS уйдет в 1 неважно, лишь бы после 10-го клока, а вот переход в ноль определяет момент выборки.

Думаю можно ипользовать для этого IODELAYE1 (Xilinx Virtex6) или что-то подобное в других FPGA. В отличие от PLL не добавляет джиттер - для сигналов типа CLK, а только заданную калиброванную задержку. Более подробно работа описана в datasheet.

Через ПЛИС пускать чистый клок - сразу все погубить. Проверено. Пускал чистый клок скважностью 50/50 просто НАПРЯМУЮ через ПЛИС, т.е. использовались входной буфер, линия связи, выходной буфер. Как только в плисине начинает что-то работать, все, конец, джитер клока вылетает далеко за рамки дозволенного. Видимо из-за того что порог срабатывания элементов прыгает. Соединил проводом мимо ПЛИС (а не через ПЛИС внутри) - до неприличия красивый сигнал, все ОК.

Есть такая идея, покритикуйте:

взять у техаса логический элемент AND (один в корпусе SC70), повесить на его питание фильтр с хорошим керамическим конденсатором (чтоб порог срабатывания от питания не прыгал), чистый клок пустить через него и гейтить его плисиной. Суть такая: изначально выставляем на выходе ПЛИС лог.1 (он же вход AND2), поэтому как только клок на втором входе AND перейдет в ноль, на выходе тоже появится ноль - получаем "чистый" спад. Детектим этот спад плисиной, как только появился - на входе AND выставляем 0 (т.е. выход AND в 1 уже не перейдет при переходе чистого клока в 1), генерим 14 клоков, считываем данные, выставляем на входе AND 1. К этому времени чистый клок на втором входе AND уже будет в 1 и на выходе почаем грязный переход из 0 в 1. Дальше по циклу.

Эскизы прикрепленных изображений

 

[тау]

АЦП AD7356,
....
Через ПЛИС пускать чистый клок - сразу все погубить. Проверено. Пускал чистый клок скважностью 50/50 просто НАПРЯМУЮ через ПЛИС, т.е. использовались входной буфер, линия связи, выходной буфер. Как только в плисине начинает что-то работать, все, конец, джитер клока вылетает далеко за рамки дозволенного. Видимо из-за того что порог срабатывания элементов прыгает. Соединил проводом мимо ПЛИС (а не через ПЛИС внутри) - до неприличия красивый сигнал, все ОК.

В таких SAR ADC чистый клок не нужен. Спад CS важен и то не всегда. Вот у нас есть пара проектов подобных на 16 разрядных SAR ADC, с полосой сигнала до 300 кГц , там и CS и CLK идут с плисин и ......всё великолепно просто.
То что у вас там с плисовским клоком возникли проблемы - есть какая то другая причина , нежели джиттер.
Для хорошего джиттера по CS (например вам это сильно надо из за высокой зоны найквиста) просто пропустите его через отдельный D-триггер , тактируемый чистым клоком и все будет хорошо.
Ledum прав.

ps / вот вы писали вначале "Он генерит импульсы LVDS со скважностью 50/50. Надо изменить эту скважность с пропорцией примерно 80/20" тут у Вас путаница - клоки это одно , их скважность не надо менять, а CS идет с понижением частоты относительно клока, там любая скважность может быть образована чем угодно, да хоть плисиной. Только почистить при необходимости, что возможно и не надо , имхо. причина , из-за чего у вас "все погубилось" джиттером клока - неясна. Клок не защелкивает данные в УВХ вашего АЦП, это делает CS

The CS signal initiates the data transfer and conversion process.

Сообщение отредактировал тау - Aug 5 2011, 10:26